[发明专利]一种航天专用ASIC芯片系统有效
申请号: | 201210295772.3 | 申请日: | 2012-08-17 |
公开(公告)号: | CN102929836A | 公开(公告)日: | 2013-02-13 |
发明(设计)人: | 安军社;周莉;方青文;李宪强;解彦;蔡飞 | 申请(专利权)人: | 中国科学院空间科学与应用研究中心 |
主分类号: | G06F15/76 | 分类号: | G06F15/76 |
代理公司: | 北京法思腾知识产权代理有限公司 11318 | 代理人: | 杨小蓉;杨青 |
地址: | 100190 *** | 国省代码: | 北京;11 |
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摘要: | |||
搜索关键词: | 一种 航天 专用 asic 芯片 系统 | ||
技术领域
本发明涉及航天电子技术领域,特别涉及一种航天专用ASIC芯片系统。
背景技术
航空航天电子综合化系统通常被安装在卫星、飞船等航天设备上,它主要用于实现航天信息的采集、处理、分配以及存储。航空航天电子综合化系统的发展与计算机技术、数字数据通讯技术、控制技术和电子技术的发展密切相关,互相促进。随着相关技术的发展,航空航天电子综合化系统已经从简单的集中控制型系统发展到目前的分布式系统。
现有技术中分布式的航空航天电子综合化系统通常采用1553B总线作为系统中各个子系统的数据交换通道,该总线将系统中各个子系统连接在一起,共同构成分布式计算网络,从而实现综合化系统内部的信息共享以及系统的综合化控制。现有技术中的航空航天电子综合化系统中的子系统在实现数据采集、遥测、遥控等功能时通常采用分立的器件实现,包括微处理器、AD采集芯片、OC门、FPGA等器件,不仅增加了航天成本,而且造成系统电路板质量、体积、功耗较大,可靠性和集成化度不高,不利于卫星轻小型化技术的发展。
发明内容
本发明的目的在于克服现有的芯片系统质量、体积、功耗较大,可靠性和集成化度不高的缺陷,从而提供一种可靠性与集成度高,体积、功耗较低的芯片系统。
为了实现上述目的,本发明提供了一种航天专用ASIC芯片系统,包括MIPS核1、PCI总线接口2、ISA总线接口3、1553B总线终端接口4、1553B协议处理器5、网络接口6、CAN接口7、外部存储器接口EMI8、AD采集控制逻辑9、OC门控制逻辑10、UART串口11、PWM脉宽调制控制接口12、脉冲计数器PPC13、PCM遥测遥控模块14、通用输入输出模块15;其中,所述的MIPS核1、PCI总线接口2、ISA总线接口3、1553B总线终端接口4、1553B协议处理器5、网络接口6、CAN接口7、外部存储器接口EMI8连接到AMBA AXI总线17,所述的AD采集控制逻辑9、OC门控制逻辑10、UART串口11、PWM脉宽调制控制接口12、脉冲计数器PPC13、PCM遥测遥控模块14、通用输入输出模块15连接到AMBA APB总线16,所述的AMBA AXI总线17与AMBA APB总线16通过AXI/APB桥18连接。
上述技术方案中,所述的1553B总线终端接口4工作在RT模式下,其包括:曼彻斯特编码模块、曼彻斯特解码模块、收发器控制模块、通道选择模块、RT协议状态机模块、发送子地址数据缓冲区、接收子地址数据缓冲区以及AXI写传输接口模块和AXI读传输接口模块;其中,
所述的曼彻斯特编码模块、曼彻斯特解码模块各有两个,一个曼彻斯特编码模块与一个曼彻斯特解码模块形成一组数据通道,两组数据通道能够相互之间进行热备份;所述的曼彻斯特编码模块、曼彻斯特解码模块连接到所述的通道选择模块,所述的通道选择模块与RT协议状态机模块连接,而所述的RT协议状态机模块则分别连接到发送子地址数据缓冲区与接收子地址数据缓冲区;AXI写传输接口模块连接到所述的发送子地址数据缓冲区,AXI读传输接口模块连接到所述的接收子地址数据缓冲区。
上述技术方案中,所述的1553B协议处理器5有两个,能够分别工作在BC模式与RT模式,支持1553B总线的分级管理;每一个所述的1553B协议处理器5包括:AXI从设备接口、寄存器模块、BC模块、RT模块、RAM仲裁模块、共享RAM、通道选择模块、编码器模块、解码器模块以及计时器;其中,所述的AXI从设备接口用于与AXI总线17连接,并连接到所述的RAM仲裁模块与所述的寄存器模块;所述的寄存器模块分别连接到所述的BC模块、RT模块,所述的BC模块、RT模块分别连接到RAM仲裁模块、通道选择模块;所述RAM仲裁模块还与所述共享RAM连接;所述通道选择模块分别与编码器模块、解码器模块连接。
上述技术方案中,所述的AD采集控制逻辑9支持64路模拟量采集通道,分辨率为16位,采用开环控制方案;包括预分频单元、AD采集信号输出单元、数据传输控制单元和数据存储区;其中所述的预分频单元用于设置AD采集的频率,所述AD采集信号输出单元用于产生外部AD芯片的控制信号和通道控制信号,所述数据传输控制单元用于在AD采集结束时将结果写入存储RAM中,所述的数据存储区是一个64x16bits的块RAM。
上述技术方案中,所述的PWM脉宽调制控制接口12包括:寄存器阵列、脉宽计数器、周期计数器;其中,一脉宽计数器与一周期计数器形成一路PWM计数发生器,所述寄存器阵列连接到多路PWM计数发生器。
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