[发明专利]高K金属栅极器件的接触件

说明书

相关申请的交叉参考

本专利要求于2011年9月15日提交的美国序列号为61/535,140的相关权益，其全部内容结合于此作为参考。

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种高K金属栅极器件的接触件。

背景技术

在半导体器件制造中，一直在多个方面进行着持续的发展和改进。其中的一个方面是器件尺寸。金属氧化物半导体场效应晶体管(MOSFET)器件的栅极结构的尺寸(包括宽度)不断缩小，提供了多个优点，例如，提高了密度和降低的功率。另一方面是使用具有高介电常数(高-k)材料和金属栅极的MOSFET。本发明提供了与制造这种器件有关的改进。

发明内容

本发明提供了多个制造集成电路器件的方法的不同实施例。在一个实施例中，一种制造集成电路的方法包括：提供衬底以及形成在衬底上方金属结构。在金属结构上方形成介电层并且通过第一蚀刻工艺在金属结构上方的介电层中制造沟槽。第二各向同性蚀刻工艺在金属结构中形成底部沟槽，底部沟槽邻近沟槽。沟槽和底部沟槽填充有导电材料，例如，钨，直至与金属结构接触。

在另一个实施例中，一种用于制造集成电路的方法包括：提供具有高k介电层的衬底以及将多晶硅栅极结构设置在高k介电层上方。对邻近多晶硅栅极结构的衬底实施掺杂工艺，在掺杂工艺以后，去除多晶硅栅极结构并且利用金属栅极结构进行替换。将层间电介质(ILD)沉积在金属栅极结构和掺杂衬底上方，并且干式蚀刻工艺在ILD中形成到达金属栅极结构的顶面的沟槽。在干式蚀刻工艺以后，湿式蚀刻工艺在金属栅极结构的顶面附近形成底部切口。然后，用金属材料填充沟槽和底部沟槽。

本发明还提供了一种集成电路。在一个实施例中，集成电路包括具有源极区域和漏极区域的半导体衬底。将栅极介电层设置在半导体衬底上方，并且将金属栅极结构设置在半导体衬底和栅极结构上方并且设置在源极区域和漏极区域之间。将层间介电层(ILD)设置在半导体衬底上方。集成电路还包括：第一接触件和第二接触件，延伸穿过ILD，并且分别邻近源极区域和漏极区域；以及第三接触件，延伸穿过ILD，并且邻近金属栅极结构的顶面。第三接触件延伸至金属栅极结构的底部切口区域中。

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种制造集成电路的方法，所述方法包括：提供衬底；在所述衬底上方形成金属结构；在所述金属结构上方提供电介质；实施第一蚀刻工艺，从而在所述金属结构上方的所述电介质中形成沟槽；实施第二各向同性蚀刻工艺，从而在所述金属结构中形成底部切口，所述底部切口邻近所述沟槽；以及用导电材料填充所述沟槽和所述底部切口，直至与所述金属结构相接触。

在该方法中，还包括：在所述衬底和所述金属结构之间形成高k栅极电介质。

在该方法中，所述金属栅极结构包括含有铜和钛的多个金属层。

在该方法中，所述第一蚀刻工艺包括干式蚀刻，所述第二蚀刻工艺包括湿式蚀刻。

在该方法中，所述金属结构的金属材料包括Cu、Al、以及Ti中的一种或多种，所述湿式蚀刻对所述金属材料中的至少一部分具有选择性。

在该方法中，所述底部切口包含在所述金属结构内。

在该方法中，还包括：在所述衬底中形成源极区域和漏极区域；并且其中，通过所述第一蚀刻工艺在所述介电层中并且邻近所述源极区域和所述漏极区域的位置上形成额外沟槽。

在该方法中，还包括：在用导电材料填充所述底部切口之前，在所述底部切口中沉积粘合层。

根据本发明的另一方面，还提供了一种用于制造集成电路的方法，包括：提供具有高k电介质的衬底；在所述高k电介质上方提供多晶硅栅极结构；对邻近所述多晶硅栅极结构的所述衬底实施掺杂工艺；去除所述多晶硅栅极结构，并且之后形成金属栅极结构；在所述金属栅极结构和经过掺杂的所述衬底上方沉积层间电介质(ILD)；实施干式蚀刻工艺，从而在所述ILD中形成到达所述金属栅极结构的顶面的沟槽；在所述干式蚀刻工艺以后，实施湿式蚀刻工艺，从而在所述金属栅极结构的顶面附近形成底部切口；以及利用导电材料填充所述沟槽和所述底部切口。

在该方法中，所述金属栅极结构包含铜或铝中的至少一种，并且所述湿式蚀刻工艺对所述铜或铝具有选择性。

在该方法中，还包括：在沉积所述ILD之前，在所述金属栅极结构上方形成膜。

在该方法中，所述膜包含氮氧化物。

在该方法中，所述膜用作所述干式蚀刻工艺的蚀刻停止件。