[发明专利]基于平均值浮动量的三维IP核的测试封装扫描链平衡方法

说明书

技术领域

本发明涉及基于平均值浮动量的三维IP核的测试封装扫描链平衡方法，属于SoC测试领域。

背景技术

随着集成电路规模的增大，其特征尺寸不断减小，但是互连线尺寸，尤其是全局互连线尺寸却没有同比例缩小。因此，集成芯片在传统二维环境下显得越来越拥挤，并且线上时延占总时延的比例快速增加，线上功耗急剧增加，成为限制芯片性能提高的瓶颈。在这种背景下，产生了三维集成电路。所谓三维集成电路(Three-dimensional integrated circuit，3D IC)，是指在现有的二维平面芯片的基础上，将不同的器件层在Z轴方向上堆叠起来，实现三维的集成。三维集成电路通过将平面器件扩展到三维空间，有效缩短了平均互连线长度，降低信号延迟，使芯片整体性能得到显著提升；互连线上的功耗与电容显著降低；多层器件重叠的结构成倍提高了芯片的集成度；由于每一器件层可以采用不同的技术，使得多种器件如传感器、MEMS等功能器件和DSP、CPU、存储器、模拟前端、射频前端、混合信号等集成电路集成在一起，芯片系统的功能更为强大[1]。在目前对三维SoC集成工艺的研究中，穿透硅通孔(Through-Silicon Via，TSV)技术被公认是成本、功能、性能和功耗的最优组合，是最有发展潜力的一种垂直连接技术。因此基于TSV结构的三维集成电路得到了工业界和学术界的普遍关注。

集成电路领域另一个广泛接受的思想就是IP(Intellectual Property)复用。所谓IP复用，就是将经过预先设计和验证、并可重复使用的IP模块直接应用于芯片系统的集成。这种方法使得系统集成人员不必将大量精力用于模块实现，可以更多地考虑系统结构，从而缩短设计周期，降低芯片成本。因此基于IP复用思想的系统芯片(System-on-a-Chip，SoC)技术在各种电子设备中得到了广泛的应用。

综合考虑三维集成电路在集成度和电路性能方面的优越性，以及IP复用思想在设计效率方面的显著优势，将两者结合形成的基于IP复用的三维集成电路，即三维SoC必将由于其体积小、功能强大、性能可靠、设计效率高而成为下一代集成电路的发展趋势[2]。从目前传统SoC在各种电子设备中的应用情况可以预见，三维SoC必将由于其出色的集成度与完善的系统性能，成为提高移动通信、互连网络、高速计算、工业生产控制、军用武器、航天系统性能的核心器件，成为一种具有国家战略意义的实用技术。

众所周知，集成电路的设计和制造是一项复杂的工程。在制造过程中，芯片会出现各种缺陷，如寄生晶体管效应、氧化层穿透、体缺陷、表面缺陷、电迁移现象以及封装故障等，这些缺陷都将导致芯片上的故障，必须通过测试将有故障的芯片剔除。同时，测试的作用不仅仅局限于判断芯片是否合格，还可以提供关于制造过程的有用信息，有助于提高成品率；可以提供有关设计方案薄弱环节的信息，有助于检测出设计方面的问题。因此，在三维SoC从概念走向实用的过程中，完善的测试理论、方法和有效的可测性设计工具是不可或缺的重要条件。本项目将对三维SoC的可测性设计方法、测试访问机制和测试流程算法进行研究，为三维SoC的设计应用提供相应的可测性设计方案，具有重要的现实意义。

目前三维SoC相关课题的研究工作已经起步，例如在三维SoC的互连线模型[3]、热模型[4]、布局算法[5][6]等方面已经取得了一些成果，并且其制造技术得到了快速发展。早在2007年，IBM就宣布其在三维集成工艺上实现突破性进展。但对于三维SoC的测试方法学术界还处于探索阶段，对三维SoC可测性问题的理解还不完善，对其测试方法的研究刚刚起步，相应的EDA测试工具还有待开发。测试问题已经成为制约三维SoC应用的首要问题，如何在测试成本允许的条件下保证三维SoC成品率已成为三维SoC技术领域亟待解决的问题[7]。