[发明专利]一种半导体器件、集成电路及它们的制造方法和电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件、集成电路及它们的制造方法和电子装置。

背景技术

半导体器件是半导体集成电路的重要组成部分，一般而言，半导体集成电路包括内核器件（core device）和输入输出器件（I/O device），二者都是半导体器件。在采用现有的制造方法制造的集成电路中，尤其在采用浅沟槽隔离（Shallow trench isolation，简称STI）工艺的集成电路中，由于工艺因素，内核器件的栅氧化层（gate oxide）的厚度，在内核器件的边缘区域（corner）是小于中心区域（center）的。其中，器件的中心区域，是指在沿沟道的宽度方向上，靠近器件中心位置的区域，即栅极的中间区域；器件的边缘区域（corner），是指在沿沟道的宽度方向上，器件两边的区域，即栅极的宽度边缘区域。

图1为现有技术中的集成电路的结构示意图（沿沟道宽度方向的剖视图），图中示出了一个内核器件（即一个晶体管）的结构，包括半导体衬底1，栅氧化层2，栅极3（其他部件未示出）；由图1可见，栅氧化层2的厚度并不一致，而是在器件的栅极的宽度边缘区域（corner）的厚度小于栅极的中间区域（center）的厚度，即在浅沟槽隔离区4的位置处的栅氧化层2比较薄。

在采用现有技术制造的集成电路中，由于存在如上所述的问题，即在器件尤其是内核器件的边缘区域的栅氧化层的厚度比较薄（相对于中间区域），容易造成在集成电路工作过程中，电场集中在器件的边缘区域，进而导致在边缘区域的寄生器件的开启早于正常器件，这将很容易造成器件的窄沟道效应（Narrow width effect；简称NWE）。而对于集成电路而言，器件的窄沟道效应会导致晶体管的阈值电压升高，是应该尽量予以克服或减小的。

因此，需要提出一种方法，以避免上述问题的出现。

发明内容

针对现有技术的不足，本发明提供一种半导体器件、集成电路及它们的制造方法和电子装置，包括：

本发明一方面提供一种半导体器件，包括半导体衬底，以及形成于所述半导体衬底上的栅氧化层和栅极，所述栅氧化层包括两部分，分别为位于所述栅极的宽度边缘区域的第一部分栅氧化层和位于所述栅极的中间区域的第二部分栅氧化层，其中，所述第一部分栅氧化层的厚度大于所述第二部分栅氧化层的厚度。

进一步地，所述第一部分栅氧化层为经过热氧化法形成，和/或所述第二部分栅氧化层为经过热氧化法形成。

进一步地，所述栅极为多晶硅材料。

本发明还提供一种集成电路，包括半导体衬底，以及形成于所述半导体衬底中的内核器件区域和输入输出器件区域，其中，所述内核器件区域形成有如上任一项所述的半导体器件。

进一步地，所述输入输出器件区域形成有另一半导体器件，其包括形成于半导体衬底上的栅氧化层，所述第一部分栅氧化层与所述另一半导体器件的栅氧化层的厚度相同。

进一步地，所述第一部分栅氧化层与所述另一半导体器件的栅氧化层为在同一次构图工艺中形成。

进一步地，所述另一半导体器件的栅氧化层为经过热氧化法形成。

进一步地，所述另一半导体器件的栅极为多晶硅材料。

本发明还提供一种半导体器件的制造方法，包括：

提供半导体衬底；

在所述半导体衬底上形成栅氧化层，所述栅氧化层包括两部分，分别为位于所述栅极的宽度边缘区域的第一部分栅氧化层和位于所述栅极的中间区域的第二部分栅氧化层，其中，所述第一部分栅氧化层的厚度大于所述第二部分栅氧化层的厚度；

形成栅极。

进一步地，所述第一部分栅氧化层为经过热氧化法形成，和/或所述第二部分栅氧化层为经过热氧化法形成。

进一步地，所述栅极为多晶硅材料。

本发明还提供一种集成电路的制造方法，包括：提供半导体衬底，在所述半导体衬底中定义内核器件区域和输入输出器件区域，还包括，在所述内核器件区域采用如上任一项所述的半导体器件的制造方法形成一半导体器件。

进一步地，该方法还包括，在所述输入输出器件区域形成另一半导体器件作为输入输出器件，所述另一半导体器件包括形成于半导体衬底上的栅氧化层，所述第一部分栅氧化层与所述另一半导体器件的栅氧化层的厚度相同。

进一步地，所述方法包括：

步骤S1：提供半导体衬底，在半导体衬底上定义用于形成内核器件的内核器件区域和用于形成输入输出器件的输入输出器件区域；