[发明专利]晶体管制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种晶体管制造方法。

背景技术

随着半导体相关制造工艺的发展以及集成电路芯片按照比例尺寸缩小的趋势，载流子迁移率的提高成为晶体管制造的严峻挑战，应力工程在提高半导体器件性能方面所起的作用越来越明显，应力工程广泛适应于半导体器件上，例如，应用在金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管上，用以改进MOS晶体管的载流子迁移率。

现有技术中一种提高MOS器件载流子迁移率的方法是在MOS器件的栅极、源/漏区的制造工艺完成后，在整个器件表面沉积应力层以向沟道区引入应力，提高沟道载流子迁移率，但是这种方法不仅牺牲了一定的MOS器件的尺寸，而且向沟道区中引入的应力有限，不能满足22nm技术节点以下的FinFET器件的制造要求。

发明内容

本发明的目的在于提供一种晶体管制造方法，在不增加器件尺寸的前提下，能够增大沟道载流子迁移率，提高MOS器件的驱动电流。

为解决上述问题，本发明提出一种晶体管制造方法，包括以下步骤：

提供半导体衬底，在所述半导体衬底上形成外延硅层；

刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽；

在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层，或者依次外延填充掺杂的碳硅层和无掺杂的碳硅层，形成应变沟道区；

在所述应变沟道区上方形成栅极堆叠结构。

进一步地，所述半导体衬底为体硅衬底或绝缘体上硅衬底。

进一步地，所述半导体衬底的晶向为<100>或<110>。

进一步地，所述外延硅层厚度为50nm~2μm。

进一步地，所述外延硅层为本征硅层、碳掺杂硅层或锗掺杂硅层。

进一步地，所述碳掺杂硅层中的碳浓度百分比为3%~10%，所述锗掺杂硅层中的锗浓度百分比为3%~10%。

进一步地，所述外延硅层为碳掺杂硅层时，在所述沟道槽中依次外延填充掺杂的锗硅层和无掺杂的锗硅层；所述外延硅层为锗掺杂硅层时，在所述沟道槽中依次外延填充掺杂的碳硅层和无掺杂的碳硅层。

进一步地，所掺杂的碳硅层或无掺杂的碳硅层的厚度为50nm~100nm，碳的浓度百分比为20%~50%。

进一步地，所掺杂的锗硅层或无掺杂的锗硅层的厚度为50nm~100nm，锗的浓度百分比为20%~50%。

进一步地，所述应变沟道区还包括位于所述沟道槽中的无掺杂的锗硅层或去掺杂的碳硅层上方的本征硅层，通过在所述沟道槽中外延填充无掺杂的锗硅层或无掺杂的碳硅层之后，继续外延填充本征硅而形成。

进一步地，所述晶体管为FinFET。

进一步地，刻蚀所述外延硅层至所述半导体衬底表面，形成沟道槽的步骤包括：

刻蚀所述外延硅层至所述半导体衬底表面，形成直立于所述半导体衬底上的多个鳍片基体；

在所述相邻鳍片基体之间的沟槽中填充绝缘介质；

刻蚀去除所述鳍片基体中的用作沟道的区域，形成沟道槽。

进一步地，所述栅极堆叠结构还包括围绕在所述应变沟道区两侧的部分。

与现有技术相比，本发明提供的晶体管制造方法，在不增加器件尺寸的前提下，形成了掺杂的锗硅层-无掺杂的锗硅层或者掺杂的碳硅层-无掺杂的碳硅层的应变沟道区，一方面利用锗、碳与硅的不同晶格特点造成应变沟道区与其下方的半导体衬底的晶格失配，使得应变沟道区中产生应力；另一方面通过掺杂的锗硅层或掺杂的碳硅层作为反型层，无掺杂的锗硅层或无掺杂的碳硅层阻挡有掺杂的锗硅层或掺杂的碳硅层中的掺杂离子扩散，有效改善了短沟道效应，进而增大晶体管器件的载流子迁移率。

附图说明

图1是本发明实施例一的晶体管制造方法流程图；

图2A~2D是本发明实施例一的晶体管制造方法中的器件结构剖面示意图；

图3是本发明实施例二的晶体管制造方法流程图；

图4A~4G是本发明实施例二的晶体管制造工艺的器件结构剖面示意图;

图5是本发明实施例二中在所述相邻鳍片基体之间的沟道槽中填充绝缘介质之后的器件结构俯视图；

图6是本发明实施例二中在应变沟道区上方和两侧形成栅极堆叠结构之后的器件结构俯视图。

具体实施方式