[发明专利]在InP衬底上制备高K栅介质薄膜和MIS电容的方法

说明书

技术领域

本发明涉及一种薄膜制备工艺和一种制作电容的方法，特别是涉及一种利用等离子增强原子层沉积技术在InP衬底上制备高K栅介质薄膜和MIS电容的方法。

背景技术

随着微电子领域器件尺寸的不断减小，硅材料逐渐接近其加工的极限，硅基器件的速度和泄漏电流将是难以克服的挑战。因此，在权衡器件的高性能和小尺寸之间的矛盾时，Ⅲ-Ⅴ族化合物半导体衬底很可能是混合衬底技术中nMOS器件的首选衬底材料。与传统硅衬底相比，InP衬底具有较高电子迁移率、较高饱和速度、以及较宽禁带。根据蒙特卡洛近似计算，在相同沟道长度的情况下，具有InP沟道的n-MOS器件相较于Si、Ge、GaAs沟道的器件，其高场区域跨导竟然高出60%。因此，如果在InP衬底上制备出高质量，热稳定性好的高k栅介质材料，将使InP在高迁移率逻辑电路的应用成为现实。对于InP/高k栅介质材料结构的nMOS器件，界面特性是保证整个器件性能不断提高的关键。而对于InP衬底的清洗及表面钝化更是提高界面特性的关键。直接在InP上沉积高k栅介质薄膜并不能获得高质量的界面特性和优异的电学性能，采用表面钝化技术可以极大地改善Ⅲ-Ⅴ族化合物半导体/高k栅介质材料的界面质量，有效降低界面态密度，解决费米能级钉扎问题。

在众多高k栅介质材料中，目前研究最为广泛的高k栅介质材料就是HfO₂，它的介电常数为25~40，禁带宽度为5.7eV，并且与Si的导带价带偏移值都大于1.5eV。而且，Hf基高k栅介质已被成功应用到Intel公司的45nm工艺中，具有可观的发展前景。另外，稀土氧化物作为高k栅介质材料（Gd₂O₃、La₂O₃、Lu₂O₃等），也受到广泛关注。例如La₂O₃，它的介电常数为30，禁带宽度为4.0eV，与硅衬底接触有很好的热稳定性，但是其极易与空气中的水发生反应影响器件性能提高。目前，高k栅介质研究中一种特殊结构是二元合金栅介质堆垛结构，通过合理控制金属氧化物组分，可以结合两种氧化物的优点，打破单一氧化物物理性能的局限。而且多元氧化物高k栅介质和InP的界面结合的非常好，界面态相当低，加上氧化层的禁带宽度大，可以降低隧穿电流。

原子层沉积技术已经被广泛应用于制备高k栅介质薄膜，并且可以分为等离子体模式（PEALD）和传统热生长模式（TALD），PEALD比TALD具有更低的反应窗口，在等离子体活化环境下，不但可以降低生长温度，而且原本TALD模式下不能反应的两种反应物也可以发生反应形成薄膜，提高薄膜生长速率，同时提高薄膜密度和击穿电压。另外，PEALD技术更容易控制薄膜化学组分的配比，因此有利于多元金属氧化物高k栅介质薄膜制备。更重要的是，采用PEALD可以实现原位等离子体处理，可以在薄膜沉积前对衬底进行等离子体钝化，有效地降低衬底表面自然氧化物对薄膜生长的影响，从而抑制界面层生长，提高栅介质薄膜电学性能。

利用等离子体增强原子层沉积（PEALD）技术在InP衬底晶片上沉积均匀、高质量高k栅介质薄膜的方法时。由于InP和本征氧化物界面具有很高的界面态密度，引起费米能级在禁带中的钉扎和高的表面复合速率，严重影响器件性能。

鉴于此，如何提出一种在InP衬底上制备高k栅介质薄膜的方法，用于改善了高k栅介质与InP衬底之间的界面特性，以及降低了费米能级钉扎效应的影响，成为目前亟待解决的问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种在InP衬底上制备高K栅介质薄膜和MIS电容的方法，用于解决现有技术中高k栅介质与InP衬底之间的界面特性差、以及费米能级钉扎效应的问题。

为实现上述目的及其他相关目的，本发明提供一种在InP衬底上制备高K栅介质薄膜的方法，至少包括以下步骤：

1）提供一双面抛光的InP晶片作为衬底，对其进行清洗后放入PEALD反应腔内；

2）以Ar气作为载气，以NH₃或N₂作为反应气体，利用等离子体工艺对InP衬底正面进行原位氮化处理；

3）利用PEALD工艺在所述InP衬底正面沉积高K栅介质薄膜；

4）利用氧等离子体工艺对所述高K栅介质薄膜进行原位后处理；

5）将形成的所述高K栅介质薄膜的样品置入退火炉中进行N₂气氛退火处理。