[发明专利]一种同步单元电路及由其构成的多相时钟同步电路

说明书

技术领域

本发明涉及一种时钟同步电路，特别涉及一种同步单元电路及由其构成的多相时钟同步电路。

背景技术

目前,集成电路行业飞速发展，在同一块芯片上集成的电路模块越来越多,数字模拟混合电路,射频电路日趋成熟，人们甚至着手在一块衬底上集成更多形式的功能模块来独立完成一个系统的功能而不需要任何其它辅助工具，也就是当前热门的片上系统（System on a Chip,缩写为SoC）.然而无论是数模混合,还是SoC,都需要数字部分产生时钟信号,而且实现的功能越复杂需要产生时钟信号相数也越多。芯片所处的环境是模拟环境，模拟电路扮演着必不可少的角色以完成获取环境模拟信号的功能。产生多相时钟的数字部分会生成相当可观的开关噪声，这些噪声通过衬底耦合或者电源线耦合的方式串扰到对噪声非常敏感的模拟部分，如图1。这种串扰给数模集成及SoC的性能带来很大的影响。为了减小衬底噪声带来的影响，目前远距离隔离是一种非常有效的手段，即利用合理的版图布局将敏感的模拟电路画在远离多相时钟的位置，如图2。然而，多相时钟经过远距离的传输，到达并供给模拟模块使用时，造成多相时钟各路信号不同程度的延迟是完全可能的，这就使得原本同步的信号变得不再同步，如图3a，图3c，模拟模块若直接使用这些延迟程度不同的时钟信号则会使开关不按原要求动作，造成输出不正确，甚至短路现象。

另外，在硬件电路设计中，多相时钟信号可以由FPGA等片外手段产生，由FPGA产生的原本同步的信号经过PCB板上走线时，造成几个纳秒甚至几十个纳秒的不同延时更是完全可能的，这同样会对要求时序精确的片上电路产生不可估量的影响。

发明内容

为了解决现有技术中的上述技术问题，本发明提供一种结构简单、占用芯片面积小、可靠性高的同步单元电路及由其构成的多相时钟同步电路。本发明能对多相时钟信号进行处理，使其各路信号再次恢复同步。

本发明解决上述技术问题的技术方案是：一种同步单元电路包括第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器、第一开关、第二开关、第三开关、第四开关、第五开关、第六开关，所述第一开关输入端与第四开关的输入端连接作为同步单元的信号输入端，第一开关的输出端分别与第一反向器的输入端和第二开关的输出端相连，第二开关的输入端接第二反向器的输出端，第一反向器的输出端分别与第二反向器的输入端和第三开关的输入端相连，第四开关的输出端分别与第三反向器输入端和第五开关的输出端相连，第五开关的输入端接第四反向器的输出端，第三反向器的输出端分别与第四反向器的输入端和第六开关的输入端相连，第三开关的输出端与第六开关的输出端并接后接到第五反向器的输入端，第五反向器的输出端作为同步单元的信号输出端，第六反向器的输入端为同步单元电路开关控制信号输入端，并分别与第一开关、第五开关和第六开关的控制端相连，第六反向器的输出端分别与第二开关、第三开关和第四开关的控制端相连。

上述的同步单元电路中，所述第三开关和第六开关为一个二选一开关。

上述的同步单元电路中，所述第一反向器、第二反向器、第三反向器、第四反向器、第五反向器、第六反向器为非门、与非门、或非门或RS触发器构成的信号反向器。

一种多相时钟同步电路，包括多个同步单元电路和一个开关控制信号输入端，开关控制信号输入端与所有同步单元电路的开关控制信号输入端相连。

上述的多相时钟同步电路中，所述开关控制信号的频率为产生多相时钟的主时钟频率的n/2倍，n为正整数。