[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高沟道区载流子迁移率的FinFET及其制造方法。 

背景技术

从90nm CMOS集成电路工艺起，随着器件特征尺寸的不断缩小，以提高沟道载流子迁移率为目的应力沟道工程(Strain Channel Engineering)起到了越来越重要的作用。多种应变技术与新材料被集成到器件工艺中去，也即在沟道方向引入压应力或拉应力从而增强载流子迁移率，提高器件性能。 

例如，在90nm工艺中，采用嵌入式SiGe(e-SiGe)源漏或100晶向衬底并结合拉应力蚀刻阻障层(tCESL)来提供pMOS器件中的压应力；在65nm工艺中，在90nm工艺基础上进一步采用第一代源漏极应力记忆技术(SMT^×1)，并采用了双蚀刻阻障层；45nm工艺中，在之前基础上采用了第二代源漏极应力记忆技术(SMT^×2)，采用e-SiGe技术结合单tCESL或双CESL，并采用了应力近临技术(Stress Proximity Technique，SPT)，此外还针对pMOS采用110面衬底而针对nMOS采用100面衬底；32nm之后，采用了第三代源漏极应力记忆技术(SMT^×3)，在之前基础之上还选用了嵌入式SiC源漏来增强nMOS器件中的拉应力。 

另外，为了提供沟道区载流子迁移率，可以采用各种非硅基材料，例如(电子)迁移率依次增高的Ge、GaAs、InP、GaSb、InAs、InSb等等。 

另一方面，在当前的亚20nm技术中三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力并且适用于制造精细结构。在这些三维多栅器件中也需要增强应力从而增大载流子迁移率以提高器件性能。施加应力的通常制作方法是在衬底隔离结构(例如SOI)上以刻蚀形成的Si线为基底而选择性外延上述高迁移率材料或者应变材料构成的既用作源漏区又用作沟道区的应力鳍片，也即全 局应变鳍片。另一种方法是在在衬底隔离结构(例如SOI)上以刻蚀形成的Si线为基底选择性外延Si形成Si鳍片，去除源漏区的原Si鳍片部分之后再选择性外延上述高应力材料以产生单轴应变效果。 

然而，在上述现有技术中，沟道衬底全局应变材料或者高迁移率衬底材料技术相比现在主流的单轴应变技术会带来较多的技术困难：衬底材料变化引起的能级变化、态密度变化、载流子浓度变化等；材料生长缺陷影响；与CMOS器件不同应变要求的匹配问题；与主流HK/MG的兼容问题等。 

发明内容

由上所述，本发明的目的在于克服上述技术困难，有效增大FinFET中沟道区载流子迁移率以提高器件驱动能力。 

为此，本发明提供了一种半导体器件，包括：多个鳍片，位于衬底上并且沿第一方向延伸；多个栅极堆叠结构，沿第二方向延伸并且跨越了每个鳍片；多个应力层，位于栅极堆叠结构两侧的鳍片中，并且在应力层中具有多个源漏区；多个沟道区，位于栅极堆叠结构下方的鳍片中；其特征在于，应力层在鳍片中具有连通部分并且沟道区包围该连通部分。 

其中，鳍片的材质与应力层的材质不同。 

其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si：C、Si：H、SiGe：C及其组合。 

其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。 

其中，连通部分为∑形、C形、D形及其组合。 

其中，源漏区中/上还包括金属硅化物。 

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片结构；形成沿第二方向延伸的并且跨越了每个鳍片多个栅极堆叠结构；刻蚀栅极堆叠结构两侧的鳍片结构形成源漏沟槽，并且使得源漏沟槽在栅极堆叠结构下方具有连通部分，该连通部分包围了沟道区；在源漏沟槽中外延生长应力层；在应力层中形成源漏区。 

其中，鳍片的材质与应力层的材质不同。 

其中，鳍片的材质和/或应力层的材质为Si、SiGe、SiSn、GeSn、Si：C、Si：H、SiGe：C及其组合。 

其中，栅极堆叠结构包括高k材料的栅极绝缘层和金属材料的栅极材料层。 

其中，连通部分为∑形、C形、D形及其组合。