[发明专利]一种基于并行比特流处理器的二值图像模板匹配系统

说明书

技术领域

本发明属于图像处理技术领域，更具体地，涉及一种基于并行比特流处理器的二值图像模板匹配系统。

背景技术

实时图像处理技术在民用、工业、国防方面的应用非常广泛。实时图像处理涉及到大量的数据运算，通常需要很高的计算速度、很大的存储容量和很宽的传输带宽，用传统的通用处理器处理负荷很重，开销很大。因此，采用硬件方法进行加速处理可以大大提高图像处理的实时性。

目前，对于实现模板匹配图像加速主要有3种方案：传统的模板匹配方法、FPGA+DSP平台进行图像处理方法、纯FPGA图像处理方法。

传统模板匹配方法，对于一幅N×M二值图像，以及a×b模板数据，其模板匹配的过程类似于对图像的一种遍历，匹配区域在图像上按行从行首逐点平移至行尾，再从下一行首开始，如此循环直至匹配区域遍历整幅图像。每次遍历时要将观测图像与模板图像逐字节或字（二值像素构成的字节或字）进行比较得到匹配结果。匹配计算涉及4重循环，计算量大，且匹配过程需要进行按位运算，图像处理的实时性相对较弱。

FPGA+DSP平台进行图像处理的方法。FPGA+DSP平台进行图像处理，其将FPGA用于图像的采集、存储和传输，DSP用来处理数据。针对这种平台，DSP在架构上必须做特别的优化以实现模板匹配。系统结构复杂、成本高、灵活性差。

纯FPGA图像处理的方法。FPGA图像处理充分利用FPGA的并行性特性针对特定的算法进行图像加速，对存储系统要求高，同时对FPGA的容量也有一定的要求。

为此本发明充分挖掘FPGA并行性，并且结合流水线技术和流媒体技术原理将其应用于图像的模板匹配。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种基于并行比特流处理器的FPGA的模板匹配系统，其利用多个比特流处理器并行地进行匹配处理，有效地提高了图像匹配的速度，满足实时性，克服了传统模板匹配方法速度慢、只能串行处理、实时性差等缺陷，同时在满足实时性的前提下，降低了系统的成本，简化了系统的结构，缩短了开发周期，降低系统存储的开销，减少了FPGA的资源消耗，同时系统中采用状态机控制比特流处理器的工作方式，显得灵活。

为实现上述目的，本发明提供了一种基于并行比特流处理器的二值图像模板匹配系统，包括并行控制器、图像随机存取存储器、模板随机存取存储器、匹配综合模块、比特流处理器组、状态控制器组、第一复用器、第二复用器、以及第三复用器，并行控制器用于根据系统的时钟信号的前八个时钟周期产生图像数据和模板数据的地址信号、选择信号sel、状态控制器复位信号SC_Rst、以及状态控制器复位选择信号Rst_sel，图像随机存取存储器用于获取并存储用户的图像数据，并根据并行控制器的地址数据将图像数据传送到第三复用器，模板随机存取存储器用于获取并存储用户的模板数据，并根据并行控制器的地址数据将模板数据传送到第二复用器，第二复用器用于根据并行控制器的选择信号sel将模板数据发送给对应的比特流处理器，第三复用器用于根据并行控制器的选择信号sel将图像数据发送给对应的比特流处理器，第一复用器用于根据状态控制器复位选择信号Rst_sel将状态控制器复位信号SC_Rst发送到对应的状态控制器，状态控制器组用于根据状态控制器复位信号SC_Rst产生第一状态编码信号s1，并将第一状态编码信号s1发送到比特流处理器组，比特流处理器组用于根据第一状态编码信号s1存储图像数据和模板数据，并在存储完成后发送状态请求到状态控制器组，状态控制器组还用于根据状态请求产生第二状态编码信号s2，并将第二状态编码信号s2发送到比特流处理器组，比特流处理器组还用于根据第二状态编码信号s2处理图像数据和模板数据，将图像数据和模板数据的处理结果Res和结果有效信号传送到匹配综合模块，在处理完成后产生数据请求信号，并将数据请求信号传送到并行控制器，并行控制器还用于在系统的时钟信号的前八个时钟周期之后，根据数据请求信号组Res_PC产生图像数据的地址和状态控制器复位信号SC_Rst，匹配综合模块用于在比特流处理器组发送了处理结果Res和结果有效信号后产生成功反馈信号M，并将成功反馈信号M传送到状态控制器组。

比特流处理器组中比特流处理器的数量为8个，状态控制器组中状态控制器的数量为8个。