[发明专利]半导体器件及其制造方法

权利要求书

1.一种半导体器件，包括：

沟道层，由化合物半导体制成；

势垒层，设置在所述沟道层上方且由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级；

低电阻区域，设置在所述势垒层的表面层中，且通过包含杂质而具有比周围部分低的电阻；

源极电极和漏极电极，在夹置所述低电阻区域的位置处连接到所述势垒层；

栅极绝缘层，设置在所述低电阻区域上；以及

栅极电极，隔着所述栅极绝缘层设置在所述低电阻区域上方。

2.如权利要求1所述的半导体器件，

其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，包含在所述低电阻区域中的杂质在该第二势垒层中的扩散速度比在该第一势垒层中慢，并且

所述低电阻区域设置在所述第二势垒层中。

3.如权利要求1所述的半导体器件，

其中另一势垒层设置在所述沟道层被夹置在所述势垒层和该另一势垒层之间的位置处，该另一势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级。

4.如权利要求1所述的半导体器件，

其中包含导电类型与所述低电阻区域相反的杂质的层设置在所述势垒层和所述源极电极/漏极电极之间。

5.如权利要求1所述的半导体器件，

其中所述势垒层具有第一势垒层和第二势垒层的堆叠结构，该第一势垒层接触所述沟道层，该第二势垒层通过图案化形成在所述第一势垒层上。

6.如权利要求1所述的半导体器件，

其中所述栅极电极具有完全覆盖所述低电阻区域的上部的形状。

7.如权利要求1所述的半导体器件，

其中通过向所述栅极电极施加负电压，所述沟道层内的电子耗尽，并且

通过向所述栅极电极施加正电压，在所述低电阻区域中发生耗尽。

8.如权利要求1所述的半导体器件，

其中采用氧化物或者氮化物形成所述栅极绝缘层。

9.如权利要求1所述的半导体器件，

其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的AlGaAs混晶制成。

10.如权利要求1所述的半导体器件，

其中所述低电阻区域包含铍、碳、镁和锌中的至少一种作为杂质。

11.如权利要求1所述的半导体器件，

其中所述沟道层由作为III-V族化合物半导体的InGaAs混晶制成，并且所述势垒层由作为III-V族化合物半导体的In(AlGa)AsP混晶制成。

12.如权利要求1所述的半导体器件，

其中所述沟道层设置在由GaAs制成的基板上。

13.如权利要求12所述的半导体器件，

其中由晶格常数不同于GaAs且异变生长在所述基板上的化合物半导体形成所述沟道层。

14.如权利要求1所述的半导体器件，

其中所述沟道层设置在由InP制成的基板上。

15.一种半导体器件的制造方法，包括：

在由化合物半导体制成的沟道层上方形成势垒层，该势垒层由这样的化合物半导体制成，在与所述沟道层的结中该化合物半导体在载流子行进侧的能带比所述沟道层中在载流子行进侧的能带远离所述沟道层中的本征费米能级，且该势垒层在表面层中包括含杂质的低电阻区域；

在所述势垒层上且在夹置所述低电阻区域的相应位置处形成源极电极和漏极电极；

在所述低电阻区域上形成栅极绝缘层；以及

隔着所述栅极绝缘层而在所述低电阻区域上方形成栅极电极。

16.如权利要求15所述的半导体器件的制造方法，

其中在形成所述栅极绝缘层时，通过采用原子层沉积方法来沉积所述栅极绝缘层。