[发明专利]一种跨时钟域异步信号同步电路

说明书

技术领域：

本发明属于集成电路领域，具体涉及一种为跨时钟域异步信号同步电路。

背景技术：

目前芯片的设计日益注重高集成度、多功能性、低功耗、小型化等技术指标，其直接影响着整个芯片设计产业。而随着芯片产业的技术的不断革新，以及系统应用设计的简单化和设计功能多样化的要求出现，带来了芯片的功能复杂性的非线性提高，随之芯片的时钟数也不断增多，跨时钟域的信号交互也必然变得复杂。

目前对跨时钟域的信号处理方式多样，未有一个可通用的设计电路，而对跨时钟域的信号分析，大致可分为脉冲至脉冲、脉冲至电平这两种信号交互。本发明提出了一个简单、可靠的跨时钟域的交互信号的处理电路，原理简单，设计巧妙，其可适用于目前跨时钟域的电路设计中。

发明内容：

针对上述缺陷或不足，本发明的目的在于提出一种实现当前复杂芯片设计中跨时钟域的交互信号的通用化处理电路，减小设计复杂度、提高芯片可靠性。具体如下：

一种跨时钟域脉冲至脉冲的异步信号同步电路，包括时钟域1和时钟域2；脉冲信号从时钟域1传输到时钟域2；时钟域1包括依次连接的脉冲保持寄存器、取反电路；时钟域2包括同步电路、寄存器Q3和异或电路；脉冲信号经依次经过脉冲保持寄存器保持、取反电路取反后，经过同步电路中的两级寄存器去亚稳态、寄存器Q3后输出一信号，该信号与所述两级寄存器的输出信号通过异或电路相异或，得到最终的时钟域同步信号。

一种跨时钟域脉冲至电平的异步信号同步电路，包括时钟域1和时钟域2；脉冲信号从时钟域1传输到时钟域2得到电平信号；时钟域1包括依次连接的脉冲保持寄存器、取反电路；时钟域2包括同步电路、寄存器Q3和异或电路；脉冲信号经依次经过脉冲保持寄存器保持、取反电路取反后，经过同步电路中的两级寄存器去亚稳态、寄存器Q3后输出一信号，该信号与所述两级寄存器的输出信号通过异或电路相异或，得到最终的电平信号。所述寄存器Q3为带使能端的寄存器。

本发明的有益效果是：

本设计电路为微电子芯片设计中的特定现象的通用化设计方法，主要应用于多时钟域的电路设计，而目前的芯片设计中的低功耗设计方法学中就涉及通过多时钟的设计方法改善低功耗性能指标。改发明其通用性强、可靠性高的特性适用于微电子芯片设计，特别是在低功耗多时钟域的芯片设计中。

该电路满足空间要求的低功耗、高可靠等要求，并已经在十一五某重大专项的SiP芯片设计中已经得到应用。

附图说明：

图1是脉冲至脉冲的结构图。

图2是脉冲转脉冲时序图。

图3脉冲至电平的结构图。

图4脉冲转电平时序图。

具体实施方式：

下面结合附图对本发明做详细描述。

1）如图1所示：脉冲至脉冲电路设计

在时钟域CLK1中的脉冲信号，需要传输到时钟域CLK2，且为脉冲至脉冲的转换。先使用CLK1对脉冲信号进行保持并过取反电路生成pulse_tgo_s，经Sync电路CLK2两级寄存器Q1、Q2去亚稳态，后将CLK2第二级寄存器的信号进行再寄存Q3，并取CLK2的第二级寄存器Q2与寄存器Q3的输出值做异或，从而实现CLK1的脉冲到CLK2域的脉冲的转换；当CLK1再来一个脉冲信号时，则上次保持脉冲的信号被取反，而后进入时钟域CLK2，CLK2域的电路不变，实现脉冲信号的传递，电路结构图和时序图见附图1和附图2。该电路适用于快时钟域至慢时钟域，慢时钟域至快时钟域。

2）脉冲至电平电路设计

在时钟域CLK1的脉冲信号，传输到CLK2时钟域，且为电平信号，由CLK2决定电平保持时间。脉冲信号经脉冲保持寄存器后经取反电路生成pulse_tgo_s并至Sync同步电路，Sync电路两级同步去亚稳态，而后经过带使能端的寄存器输出信号，此信号与Sync电路的第二级寄存器输出信号做异或输出电平信号；电平信号的取消由CLK2域的clear_i信号决定，此clear_i信号为单脉冲信号，当clear_i信号有效，将Sync的第二级寄存器信号输出到Q3寄存器，此时Q3的输出信号与Sync电路的第二级寄存器的输出值相同，电平取消，电路结构图和时序图见附图3和附图4。此电路适用于快时钟域至慢时钟域，慢时钟域至快时钟域。