[发明专利]带时序约束的FPGA时序驱动布局方法

说明书

技术领域

本发明属于电子技术领域，具体涉及带有时序约束的FPGA时序驱动布局方法。

背景技术

传统的FPGA布局方法在以电路时序性能为优化目标时，采用的时序驱动算法都仅仅针对电路的最小时钟周期进行处理，以获得最高的频率。可是随着FPGA阵列的规模的不断扩大，电路设计的复杂度不断增加，设计者对于FPGA时序驱动算法的灵活性的要求也就越来越高，而以往仅仅是针对时钟周期进行优化的FPGA时序驱动布局算法难以满足现在设计者的这些要求。因此，需要提出一种新型的FPGA时序驱动布局方法来满足设计者提出的各种时序约束。

发明内容

本发明的目的在于提供一种能够灵活地满足各种时序约束要求的FPGA时序驱动布局方法。

本发明基于传统的FPGA时序驱动布局思想，在进行FPGA时序驱动布局的过程中，同时能针对设计者提出的时序约束进行特定处理。

传统的时序驱动布局思想阐述如下：首先进行时序分析提取延迟信息。采用的延迟模型是基于单元之间的距离假设的，要点是：在某一次布局中若两个交换单元的物理坐标位置分别为(x,y)和(x+Δx,y+Δy),那么这两个单元之间的延迟设定为它们之间的距离差的函数，即Delay = F(Δx,Δy)。然后将这些延迟信息反标到电路网表中，对最大延迟的那条路径进行优化，即将这条路径上的单元位置尽量布局的紧密一些以减小互连线延迟。

本发明中，为了增加设计的灵活性，提出了以下四类时序约束：时钟周期约束(见图1)、输入输出延迟约束(见图2)、特定时序路径约束和线网最大延迟约束(见图3)。处理四类时序约束延迟的主要思想就是将这些时序约束的信息添加到时序分析这一步，进而作为最终代价函数的一部分处理。下面将依次分析这四类时序约束处理的可行性。

1.时钟周期约束

首先，找出电路中所有的时序路径。时序路径的起点为寄存器输出和主输入端口，终点为主输出端以及寄存器输入端口。将用户提供的最小时钟周期约束值C与电路中各时序路径延迟Delay(i) (1≤i≤N,N是该电路中所有时序路径的总数)进行比较。若是某些时序路径延迟大于C，就将这些路径上的单元进行交换得到新的布局。设定重新布局次数的上限T_max，若是在T_max内，电路设计中所有的时序路径的延迟均小于C，则该约束被正确处理。若重新布局次数超过T_max，提示该约束过于苛刻，给出约束报告信息，同时，将已有布局结果中时序性能最好的布局作为最终的布局结果。

 时钟周期约束可以看作是对传统的时序驱动布局的一种特殊处理。对于传统的时序驱动布局，它要求电路中各条时序路径的延迟优化地越小越好，因此其约束目标不是一个静态值，而是动态地减小以达到最优时序。然而，在处理最小时钟周期约束时，将这个动态的约束目标值替换成用户设定的静态值(也就是最小始终周期C)，每次进行布局优化都是以设定的该静态值为约束目标，这样就可以将传统的时序驱动布局方法转换为带有最小时钟周期约束的时序驱动布局了。

2.输入输出延迟约束

首先，找出电路中所有的时序路径。然后在各条时序路径的起点处设定到达时间为输入延迟的约束值K₁(在没有输入延迟约束时，该值设定为0)，进行时序分析得到各条时序路径的终点的到达时间T，再将输出延迟约束值K₂加到T上作为各时序路径终点的最终到达时间T_arrival, 即T_arrival= K₂+T。这样，就成功将输入输出延迟约束添加到电路的各条时序路径中进行处理。

3.特定时序路径约束

找出电路中对应这些特定时序路径约束的路径。对这些路径进行时序分析，得到各条路径的延迟Delay(i) (1≤i≤n,n为特定时序路径的数目)。比较Delay(i)与C(i)，C(i)为各条路径的时序约束值。若是Delay(i)大于C(i)，则重新布局再次比较。当然，这里也会设定重新布局的次数T_max，若是在T_max内，若这些特定时序路径约束均满足，则该约束处理完成。若是重新布局次数超过T_max，提示该约束过于苛刻，布局结果采用已有布局中时序最好的那一个。

其实，特定时序路径约束处理方法类似于最小时钟周期约束，只是该约束的约束对象只有几条特定时序路径，且每条路径的约束值不一定相同，而最小时钟周期约束的对象是电路网表中每一条时序路径，且约束值都是一样的。