[发明专利]一种具有ESD保护功能的nLDMOS器件

说明书

技术领域

本发明属于电子技术领域，涉及半导体集成电路芯片的静电释放（ElectroStatic Discharge，简称为ESD）保护电路技术，尤指一种用于ESD防护的n沟道横向双扩散MOSFET（n-channel Lateral Double-diffusion MOSFET，简称为nLDMOS）结构。

背景技术

静电放电是集成电路器件或芯片在制造、生产、组装、测试及运送等过程中产生的一种常见现象。静电放电会造成芯片性能退化或直接损毁，据统计，芯片损毁中ESD损毁所占比例高达30%。因此，提高集成电路的抗ESD能力具有非常重要的现实意义。

引起ESD失效的本质可以是高功率，也可以是大电场。前者引起的是半导体或者金属互联线的热损毁；后者引起的是集成电路电介质薄膜或厚氧化层的击穿或损坏。相应地，ESD保护必须利用低阻通道安全泄放ESD大电流，避免半导体或金属互联线损毁；ESD大电压脉冲必须钳位到安全范围，避免电介质损坏。具体到高压MOS器件，必须做到：一、尽可能减小器件内部的导通电阻，增强器件的ESD电流泄放能力；二、准确设计器件的ESD窗口，达到有效的ESD保护，即触发电压不能低于内部电路的工作电压，同时不能高于内部电路中器件的击穿电压；三、仔细设计器件内部的杂质分布，优化器件中的电场分布，即尽可能使ESD应力下漂移区的最大电场远离表面，避免氧化层损伤诱发软失效漏电流。

和低压MOS器件不同，由于耐压的限制，普通高压MOS器件会存在一漂移区Ndrift（如图1所示），此漂移区掺杂浓度较低，长度比较长。但由于LDMOS是表面型器件，在ESD应力下，器件通常会发生Kirk效应，大电场和大电流通常会在厚氧化层与有源区交界的鸟嘴区集中，尖峰功率密度过大，产生的大量热量容易使器件烧毁。因此如何在不降低ESD器件击穿电压的前提下提升器件的抗静电能力，是高压集成电路抗静电设计的难点所在。

发明内容

本发明所解决的技术问题是提供一种具有ESD保护功能的nLDMOS器件，能够在不增加制造成本的条件下降低ESD应力下的尖峰功率密度，避免电流集中于器件表面，提高器件ESD保护能力。

本发明详细技术方案为：

一种具有ESD保护功能的nLDMOS器件，如图2所示，包括：N型或P型半导体衬底Sub，位于N型或P型半导体衬底Sub表面的P型半导体基区Pbody，位于N型或P型半导体衬底Sub表面的N型半导体漂移区Ndrift。P型半导体基区Pbody与N型半导体漂移区Ndrift相互接触或彼此分离。P型半导体基区Pbody远离N型半导体漂移区Ndrift的表面具有源极P+接触区和源极N+接触区，源极P+接触区和源极N+接触区通过金属连接并引出作为器件的源极Source。N型半导体漂移区Ndrift远离P型半导体基区Pbody的表面具有漏极N+接触区，漏极N+接触区通过金属引出作为器件的漏极Drain。N型半导体漂移区Ndrift中间部分的表面具有场氧化层Oxide，P型半导体基区Pbody与N型半导体漂移区Ndrift相互靠近部分的表面以及场氧化层Oxide的表面具有栅氧化层，栅氧化层表面是多晶硅栅区，多晶硅栅区通过通过金属引出作为器件的栅极Gate。在漏极N+接触区下方的N型半导体漂移区Ndrift内部还具有一个低压P阱区LVPW和一个低压N阱区LVNW；所述低压P阱区LVPW和低压N阱区LVNW相互接触或彼此分离。

所述低压P阱区LVPW和低压N阱区LVNW正是本发明与普通LDMOS的不同之处，且可以是制作低压器件的N阱和P阱，也可以是低压器件N阱和P阱的类似结构。

上述方案的一些变形方案有：

（一）、如图3所示，与图2所示不同的是，衬底Sub表面具有一层深N型半导体扩散区DNW，P型半导体基区Pbody和N型半导体漂移区Ndrift是做在该深N型半导体扩散区DNW表面；且P型半导体基区Pbody和N型半导体漂移区Ndrift彼此分离，氧化层Oxide覆盖N型半导体漂移区Ndrift靠近P型半导体基区Pbody部分的表面并覆盖部分深N型半导体扩散区DNW的表面。