[发明专利]一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法

权利要求书

1.一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及电路，其特征在于，NMOS器件和PMOS器件均为应变Si MOS器件，双极器件为SOI 三多晶SiGe HBT。

2.根据权利要求1所述的基于SOI SiGe HBT的应变Si BiCMOS集成器件及电路，其特征在于， NMOS器件应变Si沟道为水平沟道，沿沟道方向为张应变。

3.根据权利要求1所述的基于SOI SiGe HBT的应变Si BiCMOS集成器件及电路，其特征在于， PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。

4.根据权利要求1所述的基于SOI SiGe HBT的应变Si BiCMOS集成器件，其特征在于，SiGe HBT器件采用SOI衬底。

5.根据权利要求1所述的基于SOI SiGe HBT的应变Si BiCMOS集成器件及电路，其特征在于，SiGe HBT器件发射极、基极和集电极都采用多晶硅材料。

6.根据权利要求1所述的基于SOI SiGe HBT的应变Si BiCMOS集成器件及电路，其特征在于，SiGe HBT器件制备过程采用自对准工艺，并为全平面结构。

7.一种基于SOI SiGe HBT的应变Si BiCMOS集成器件的制备方法，其特征在于，该制备方法包括如下步骤：

第一步、选取氧化层厚度为150~400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片； 

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3；

第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300~500nm的SiO₂层，光刻深槽隔离，在深槽隔离区域干法刻蚀出深度为3～5μm的深槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成深槽隔离；

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500~700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm ^-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；

第五步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积二层材料：第一层为SiO₂层，厚度为20~40nm；第二层为P型Poly-Si层，厚度为200~400nm，掺杂浓度为1×10²⁰~1×10²¹cm^-3； 

第六步、光刻Poly-Si，形成外基区，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，厚度为200~400nm，利用化学机械抛光（CMP）的方法去除Poly-Si表面的SiO₂；

第七步、利用化学汽相淀积（CVD）方法，在600～800℃，淀积一层SiN层，厚度为50~100nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积一层SiN层，厚度为10~20nm，干法刻蚀掉发射窗SiN，形成侧墙； 

第八步、利用湿法刻蚀，对窗口内SiO₂层进行过腐蚀，形成基区区域，利用化学汽相淀积（CVD）方法，在600～750℃，在基区区域选择性生长SiGe 基区，Ge组分为15~25%，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，厚度为20~60nm；

第九步、光刻集电极窗口，利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积Poly-Si，厚度为200~400nm，再对衬底进行磷注入，并利用化学机械抛光（CMP）去除发射极和集电极接触孔区域以外表面的Poly-Si，形成发射极和集电极；

第十步、利用化学汽相淀积(CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，光刻集电极接触孔，并对该接触孔进行磷注入，以提高接触孔内的Poly-Si的掺杂浓度，使其达到1×10¹⁹~1×10²⁰cm^-3，最后去除表面的SiO₂层；

第十一步、利用化学汽相淀积(CVD）方法，在600～800℃，在衬底表面淀积SiO₂层，在950～1100℃温度下，退火15～120s，进行杂质激活；

第十二步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2.1～3.2μm的深槽，将氧化层刻透，利用化学汽相淀积（CVD）方法，在600～750℃，在PMOS器件有源区（即深槽）选择性外延生长七层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁸cm ^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的漏区；第四层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第五层是厚度为22～45nm的N型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3，作为PMOS器件的沟道，第六层是厚度为3～5nm的P型应变Si层，掺杂浓度为1～5×10¹⁸cm^-3，作为P型轻掺杂源漏结构（P-LDD）；第七层是Ge组分为15～25%，厚度为200～400nm的P型SiGe，掺杂浓度为5×10¹⁹～1×10²⁰cm^-3，作为PMOS器件的源区；

第十三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表 面淀积一层SiO₂；光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9～2.8μm的深槽，将氧化层刻透；利用化学汽相淀积（CVD）方法，在600～750℃，在NMOS器件有源区选择性外延生长四层材料：第一层是厚度为200～400nm的P型Si缓冲层，掺杂浓度为1～5×10¹⁵cm^-3；第二层是厚度为1.5～2μm的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15～25%，掺杂浓度为1～5×10¹⁵cm^-3；第三层是Ge组分为15～25%，厚度为200～400nm的P型SiGe层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3；第四层是厚度为10～15nm的P型应变Si层，掺杂浓度为5×10¹⁶～5×10¹⁷cm^-3作为NMOS器件的沟道；

第十四步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0.3～0.5μm的浅槽；再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂，形成MOS器件的电极浅槽隔离；

第十五步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0.4～0.7μm漏沟槽；利用化学汽相淀积（CVD）方法，在600～800℃，在衬底表面淀积掺杂浓度为1～5×10²⁰cm^-3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；

第十六步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0.4～0.7μm栅沟槽；利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在衬底表面淀积厚度为6～10nm的高介电常数的HfO₂层，作为PMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在栅沟槽中淀积掺杂浓度为1～5×10²⁰cm ^-3的P型Poly-SiGe，Ge组分为10～30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构； 

第十七步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻NMOS器件有源区，利用原子层化学汽相淀积（ALCVD）方法，在300～400℃，在NMOS器件有源区淀积厚度为6～10nm的高介电常数的HfO₂层，作为NMOS器件的栅介质层；利用化学汽相淀积（CVD）方法，在600～800℃，在NMOS器件有源区淀积厚度为200～300nm的P型Poly-SiGe，掺杂浓度为1～5×10²⁰cm^-3，Ge组分为10～30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入工艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构（N-LDD），掺杂浓度均为1～5×10¹⁸cm^-3；

第十八步、利用化学汽相淀积（CVD）方法，在600～800℃，在整个衬底淀积一厚度为3～5nm的SiO₂层，利用干法刻蚀工艺，刻蚀掉表面的SiO₂，形成NMOS器件栅极侧墙，利用离子注入工艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到1～5×10²⁰cm^-3；

第十九步、在衬底表面利用化学汽相淀积（CVD）的方法，在600～800℃，淀积一SiO₂层；光刻引线窗口，在整个衬底上溅射一层金属镍（Ni），合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，形成MOS器件的漏极、源极和栅极金属引线，以及SiGe HBT的发射极、基极和集电极金属引线，构成基区厚度为20～60nm，集电区厚度为150～250nm， MOS导电沟道为22～45nm的基于SOI SiGe HBT的应变Si BiCMOS集成器件。