[发明专利]一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法。 

背景技术

集成电路是信息社会经济发展的基石和核心。正如美国工程技术界最近评出20世纪世界20项最伟大工程技术成就中第五项电子技术时提到，“从真空管到半导体、集成电路，已成为当代各行业智能工作的基石。”集成电路时最能体现知识经济特征的典型产品之一。目前，以集成电路为基础的电子信息产业已成为世界第一大产业。随着集成电路技术的发展，整机和元件之间的明确界限被突破，集成电路不仅成为现代产业和科学技术的基础，而且正创造着信息时代的硅文化。 

由于Si材料的优良特性，特别是能方便地形成极其有用的绝缘膜——SiO₂膜和Si₃N₄膜，从而能够利用Si材料实现最廉价的集成电路工艺，发展至今，全世界数以万亿美元的设备和技术投入，已使Si基工艺形成了非常强大的产业能力。同时，长期的科研投入也使人们对Si及其工艺的了解，达到十分深入、透彻的地步，因此在集成电路产业中，Si技术是主流技术，Si集成电路产品是主流产品，占集成电路产业的90％以上。在Si集成电路中以双极晶体管作为基本结构单元的模拟集成电路在电子系统中占据着重要的地位，随着Si技术的发展，Si双极晶体管的性能也获得了大幅的提高。 

但是到了上世纪90年代，Si双极晶体管由于电压、基区宽度、功率密度等原因的限制,不能再按工业界普遍采用的等比例缩小的方法来提高器件与集 成电路的性能，严重地制约了模拟集成电路和以其为基础的电子系统性能的进一步提高。 

为了进一步提高器件及集成电路的性能，研究人员借助新型的半导体材料如：GaAs、InP等，以获得适于无线移动通信发展的高速器件及集成电路。尽管GaAs和InP基化合物器件频率特性优越，但其制备工艺比Si工艺复杂、成本高，大直径单晶制备困难、机械强度低，散热性能不好，与Si工艺难兼容以及缺乏象SiO₂那样的钝化层等因素限制了它的广泛应用和发展。 

发明内容

本发明的目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法，以实现更好的器件性能。 

本发明的目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件，所述器件制备在SOI衬底上。 

进一步、所述器件基区为应变SiGe材料。 

进一步、所述应变SiGe材料中Ge组分占SiGe材料摩尔百分比为15%~25%。 

进一步、所述器件发射极、基极和集电极都采用多晶硅接触。 

进一步、其制备过程采用自对准工艺，所述器件为全平面结构。 

本发明的另一目的在于提供一种基于自对准工艺的三多晶SOI SiGe HBT集成器件的制备方法，按如下步骤进行： 

第一步、选取氧化层厚度为150～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片； 

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长一层厚度为50～100nm的N型Si外延层，作为集电区，该层掺杂浓度为 1×10¹⁶～1×10¹⁷cm^-3； 

第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面生长一层厚度为300～500nm的SiO₂层，光刻浅槽隔离，在浅槽隔离区域干法刻蚀出深度为270～400nm的浅槽，再利用化学汽相淀积（CVD）方法，在600～800℃，在浅槽内填充SiO₂；最后，用化学机械抛光（CMP）方法，去除表面多余的氧化层，形成浅槽隔离； 

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在外延Si层表面淀积一层厚度为500～700nm的SiO₂层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为1×10¹⁹～1×10²⁰cm^-3，形成集电极接触区域，再将衬底在950～1100℃温度下，退火15～120s，进行杂质激活；