[发明专利]一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法

说明书

技术领域

本发明属于半导体集成电路技术领域，尤其涉及一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法。 

背景技术

半导体集成电路是电子工业的基础，人们对电子工业的巨大需求，促使该领域的发展十分迅速。在过去的几十年中，电子工业的迅猛发展对社会发展及国民经济产生了巨大的影响。目前，电子工业已成为世界上规模最大的工业，在全球市场中占据着很大的份额，产值已经超过了10000亿美元。 

Si CMOS集成电路具有低功耗、高集成度、低噪声和高可靠性等优点，在半导体集成电路产业中占据了支配地位。然而随着集成电路规模的进一步增大、器件特征尺寸的减小、集成度和复杂性的增加，尤其是器件特征尺寸进入纳米尺度以后，Si CMOS器件的材料、物理特征的局限性逐步显现了出来，限制了Si集成电路及其制造工艺的进一步发展。尽管微电子学在化合物半导体和其它新材料方面的研究及在某些领域的应用取得了很大进展，但远不具备替代硅基工艺的条件。而且根据科学技术的发展规律，一种新的技术从诞生到成为主力技术一般需要二三十年的时间。所以，为了满足传统性能提高的需要，增强Si CMOS的性能被认为是微电子工业的发展方向。 

采用应变Si、SiGe技术是通过在传统的体Si器件中引入应力来改善迁移率，提高器件性能。可使硅片生产的产品性能提高30%～60%，而工艺复杂度和成本却只增加1%～3%。对现有的许多集成电路生产线而言，如果采用应变 SiGe材料不但可以在基本不增加投资的情况下使生产出来的Si CMOS集成电路芯片性能明显改善，而且还可以大大延长花费巨额投资建成的集成电路生产线的使用年限。 

发明内容

本发明的目的在于提供一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法，以实现利用应变SiGe材料载流子迁移率各向异性的特点，制备出应变SiGe回型沟道BiCMOS集成器件及电路。 

本发明的目的在于提供一种应变SiGe回型沟道SOI BiCMOS集成器件，所述BiCMOS器件采用SOI双多晶SiGe HBT器件，应变SiGe垂直沟道NMOS器件和应变SiGe平面沟道PMOS器件。 

进一步、NMOS器件导电沟道为应变SiGe材料，沿沟道方向为张应变。 

进一步、PMOS器件导电沟道为应变SiGe材料，沿沟道方向为压应变。 

进一步、所述SiGe HBT器件的发射极和基极采用多晶硅接触。 

进一步、所述SiGe HBT器件的基区为应变SiGe材料。 

进一步、SiGe HBT器件采用SOI衬底制备。 

本发明的另一目的在于提供一种应变SiGe回型沟道SOI BiCMOS集成器件的制备方法，该制备方法包括如下步骤： 

第一步、选取氧化层厚度为300～400nm，上层Si厚度为100～150nm，N型掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3的SOI衬底片； 

第二步、利用化学汽相淀积（CVD）的方法，在600～750℃，在衬底上生长Si外延层，厚度为250～300nm，N型掺杂，掺杂浓度为1×10¹⁶～1×10¹⁷cm^-3， 作为集电区； 

第三步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻基区，利用干法刻蚀，刻蚀出深度为200nm的基区区域，在衬底表面生长三层材料：第一层是SiGe层，Ge组分为15~25％，厚度为20~60nm，P型掺杂，掺杂浓度为5×10¹⁸~5×10¹⁹cm^-3，作为基区；第二层是未掺杂的本征Si层，厚度为10~20nm；第三层是未掺杂的本征Poly-Si层，厚度为200～300nm，作为基极和发射区； 

第四步、利用化学汽相淀积（CVD）的方法，在600～800℃，在衬底表面淀积一层厚度为200~300nm的SiO₂层和一层厚度为100~200nm的SiN层；光刻器件间深槽隔离区域，在深槽隔离区域干法刻蚀出深度为5μm的深槽，利用化学汽相淀积（CVD）方法，在600～800℃，在深槽内填充SiO₂；