[发明专利]形成集成电路的方法

说明书

技术领域

本发明大体上涉及集成电路制造方法，更具体而言，涉及制造具有减小的间距的集成电路的方法。

背景技术

集成电路常用于制造各种各样的电子器件，如存储器芯片。生产方面的一个目的是减小集成电路的尺寸，以便增加个体元件的密度，并因此增强集成电路的功能性。集成电路上的最小间距(相同类型的两个相邻结构(例如，两个相邻的栅极导体)的相同点之间的最小距离)常用作电路密度的代表性度量。部件宽度在本文中有时被称为F，部件之间的间隔的宽度在本文中有时被称为S。

电路密度的增加常受到可用光刻设备的分辨率的限制。给定的光刻设备能够生产的部件和间隔的最小尺寸与其分辨能力有关。如果要尝试在光刻胶中限定小于机器最小部件尺寸的部件，那么置于辐射中的光刻胶区域可能对掩模板图案无响应，导致不能准确地重复生产光刻胶部件。

已做了一些努力来尝试将集成电路器件的间距减小至低于光刻生产的最小间距，但这些方法难以控制且表现出不同的结果。

考虑到现有方法的缺陷，必须提供一种能够将器件中的间距减小至低于光刻工艺可生产的间距的方法。

发明内容

为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成集成电路的方法，所述方法包括：提供第一材料层；在所述第一材料层上形成第二材料层；在所述第二材料层上形成具有多个第一部件的经图案化的掩模层，所述多个第一部件具有第一间距P₁；将所述经图案化的掩模层用作掩模来图案化所述第二材料层，从而在所述第二材料层中形成所述第一部件，并暴露出所述第一材料层的一部分顶面；在图案化所述第二材料层之后，修整所述经图案化的掩模层，以形成经修整的图案化掩模层；将多种掺杂剂引入未被所述经修整的图案化掩模层覆盖的所述第二材料层内，从而形成具有第二间距P₂的掺杂区，其中，所述第二间距P₂小于所述第一间距P₁；去除经修整的图案化掩模层，以暴露出所述第二材料层中的未掺杂区；选择性地去除所述未掺杂区，以形成多个第二部件，所述多个第二部件对应于所述第二材料层中的相应掺杂区。

在上述方法中，其中，所述第二间距P₂基本上是所述第一间距P₁的一半。

在上述方法中，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，其中所述蚀刻剂对所述未掺杂区的蚀刻去除速率高于对所述掺杂区的蚀刻去除速率。

在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层。

在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，选择性去除步骤包括用蚀刻剂去除所述未掺杂区，所述蚀刻剂包括四甲基氢氧化铵(TMAH)、四丁基氢氧化磷、四苯基氢氧化砷、KOH、NaOH、或NH₄OH。

在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂包括As、P、B、C、N、Si、Ge或BF₂。

在上述方法中，其中，所述第二材料层包括多晶硅层、单晶硅层、或非晶硅层，其中，所述掺杂剂的剂量基本上高于1E15ion/cm²。

在上述方法中，其中，引入所述多种掺杂剂的步骤包括将所述多种掺杂剂基本上垂直地注入到所述第二材料层内。

在上述方法中，进一步包括将所述多个第二部件用作掩模来蚀刻所述第一材料层。

在上述方法中，其中，每个第二部件的侧壁与所述经修整的图案化掩模层的相应侧壁垂直对齐。