[发明专利]半导体芯片堆叠构造

说明书

技术领域

本发明是有关于一种半导体芯片堆叠构造，特别是有关于一种具有中介板(interposer)的半导体芯片堆叠构造。

背景技术

现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装构造。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、封装体上堆叠封装体(package on package，POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可将其细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。

再者，为了满足消费性电子产品日益轻薄短小的趋势，内存芯片(如DRAM或FLASH)与控制器芯片(controller IC)的封装方式通常采用具有堆叠芯片的多芯片模块。

例如，在第一种现有的多芯片模块中，可以将尺寸由大到小的数个内存芯片依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。

或者，在第二种现有的多芯片模块中，可以将尺寸相同的数个内存芯片以十字堆叠方式依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。

另外，在第三种现有的多芯片模块中，也可以将尺寸相同的数个内存芯片以阶梯状堆叠排列方式依序堆叠在一基板上，并在最上层的内存芯片上(或基板的其他位置上)放置控制器芯片，接着进一步在各芯片的焊垫与基板的接垫之间进行打线，最后再以封装胶材包覆保护所有芯片及导线。

然而，上述现有的多芯片模块的问题在于：当芯片堆叠层数或芯片的焊垫数量增加时，基板上表面必需设置更多数量的接垫，以便通过导线分别电性连接至各芯片的焊垫；但是，若要减小封装体积，却不可避免的需要缩减基板的长宽尺寸。因此，难以兼顾增加芯片堆叠密度与减小封装体积。再者，愈上层的芯片的焊垫必需通过愈长的导线(如金线)才能电性连接到基板的接垫上。当总导线数量过多及部份导线过长时，不但会大幅增加线材成本，而且也容易在移转注模成型(transfer molding)期间于模具模穴中发生封胶材料(molding compound)推动导线，而发生相邻导线意外接触的冲线缺陷，因此大幅降低了整体封装的良品率。

故，有必要提供一种半导体芯片堆叠构造，以解决现有技术所存在的问题。

发明内容

有鉴于此，本发明提供一种半导体芯片堆叠构造，以解决现有芯片堆叠技术所存在的无法同时兼顾增加芯片堆叠密度与减小封装体积的问题。

本发明的主要目的在于提供一种半导体芯片堆叠构造，其中第一芯片以阶梯状方式堆叠数个第一芯片，并在最上层的第一芯片上设置一中介板(interposer)，以及进一步在中介板上设置一第二芯片，且所有的第一芯片向上电性连接到中介板，再由中介板电性连接至底基板，因此中介板可先汇整部分或所有芯片的信号，再将信号通过较少的电性连接组件(如导线)传送到底基板，故能相对减少基板所需的接垫数量，以利缩减基板长宽尺寸，进而兼顾增加芯片堆叠密度与减小封装体积。