[发明专利]与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器及制备方法

权利要求书

1.一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，包括半导体基板（1）及位于所述半导体基板（1）内的至少一个存储单元，所述存储单元包括MOS晶体管及存储电容；所述MOS晶体管包括晶体管源极区（11）及晶体管漏极区（12）；其特征是：所述晶体管源极区（11）内有且仅有源极重掺杂区域，且晶体管漏极区（12）内有且仅有漏极重掺杂区域。

2.根据权利要求1所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述源极重掺杂区域与漏极重掺杂区域的导电类型相同。

3.根据权利要求1或2所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述源极重掺杂区域与漏极重掺杂区域为向半导体基板（1）内注入N型杂质离子形成。

4.根据权利要求1所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述半导体基板（1）内设有阱区，半导体基板（1）的表面淀积有栅介质层（5），所述栅介质层（5）覆盖于半导体基板（1）的表面；阱区内设有邻域介质区域（4），所述领域介质区域（4）从阱区向外延伸出阱区外，领域介质区域（4）与上方的栅介质层（5）相接触；栅介质层（5）上设有第一浮栅电极（6）及第二浮栅电极（7），第一浮栅电极（6）及第二浮栅电极（7）的两侧壁上均覆盖有侧面保护层（9），晶体管源极区（11）与晶体管漏极区（12）位于第二浮栅电极（7）下方的两侧；晶体管漏极区（12）内的漏极重掺杂区域位于第一浮栅电极（6）、第二浮栅电极（7）间侧壁上对应相邻的侧面保护层（9）间，且晶体管漏极区（12）内的漏极重掺杂区域与第一浮栅电极（6）、第二浮栅电极（7）间侧壁上相邻的侧面保护层（9）相对应；晶体管源极区（11）内的源极重掺杂区域与第二浮栅电极（7）对应远离第一浮栅电极（6）侧壁上的侧面保护层（9）相对应，且晶体管源极区（11）内的源极重掺杂区域在阱区内延伸后与领域介质区域（4）相接触。

5.根据权利要求4所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述半导体基板（1）内的阱区通过在半导体基板（1）内注入N型杂质离子或P型杂质离子形成。

6.根据权利要求4所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述半导体基板（1）的材料包括硅，半导体基板（1）为P导电类型。

7.根据权利要求4所述的与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器，其特征是：所述栅介质层（5）的材料包括二氧化硅；所述侧面保护层（9）为氮化硅或二氧化硅。

8.一种与深亚微米CMOS逻辑工艺兼容的嵌入式动态存储器制备方法，其特征是，所述嵌入式动态存储器的制备方法包括如下步骤：

（a）、提供半导体基板（1），所述半导体基板（1）包括第一主面（14）及与所述第一主面（14）相对应分布的第二主面（15）；

（b）、在半导体基板（1）的第一主面（14）上进行所需的阻挡层淀积、阻挡层刻蚀及自对准离子注入，以在半导体基板（1）内形成所需的阱区；

（c）、在半导体基板（1）内生成领域介质区域（4），所述领域介质区域（4）从第一主面（14）向下延伸，领域介质区域（4）从阱区内向外延伸到阱区外；

（d）、在半导体基板（1）的第一主面（14）上淀积栅介质层（5），所述栅介质层（5）覆盖于半导体基板（1）的第一主面（14）上；

（e）、在栅介质层（5）上淀积浮栅电极材料，以在栅介质层（5）上形成第一浮栅电极（6）及第二浮栅电极（7）；

（f）、在上述栅介质层（5）上淀积第二阻挡层（8），所述第二阻挡层（8）覆盖在栅介质层（5）、第一浮栅电极（6）及第二浮栅电极（7）上；

（g）、去除上述第二阻挡层（8），并在第一浮栅电极（6）及第二浮栅电极（7）的两侧壁上淀积形成侧面保护层（9）；

（h）、在上述栅介质层（5）进行所需的阻挡层淀积、阻挡层刻蚀，以在栅介质层（5）上形成所需的第三阻挡层（10）；

（i）、利用上述第三阻挡层（10）及侧面保护层（9）在半导体基板（1）的第一主面（14）上进行所需杂质离子注入，以在阱区内形成晶体管源极区（11）及晶体管漏极区（12）；

（j）、去除上述栅介质层（5）上的第三阻挡层（10）。