[发明专利]一种带有空气间隙的大马士革制造方法

说明书

技术领域

本发明涉及一种大马士革制造方法，尤其涉及一种带有空气间隙的大马士革制造方法。

背景技术

随着半导体集成电路特征尺寸的持续减小，后段互连电阻电容（Resistor Capacitor，简称RC）延迟呈现显著增加的趋势，而为了减少后段互连RC延迟，引入低介电常数（Low-k）材料，铜互连取代铝互连成为主流工艺。由于铜互连线的制作方法不能像铝互连线那样通过刻蚀金属层而形成，铜大马士革镶嵌工艺成为铜互连线的制作的标准方法。铜大马士革工艺：在平面基体上淀积一介电层；通过光刻和刻蚀工艺在介电层中形成镶嵌的通孔和沟槽；淀积金属阻挡层和铜籽晶层；电镀金属铜填满介电层中通孔和沟槽；化学机械研磨（CMP）平坦化去除介电层上多余金属，形成平面铜互连。

随着集成电路特征尺寸的减小，铜互连线的电阻率会急剧增大，特别对于45 nm及以下制程更明显。然而，目前还没有一种电阻率更低的导电材料可取代铜互连，即难通过降低互连线电阻来降低RC延迟。只能通过使用更低介电常数材料来降低互连线间的寄生电容而在不改变互连线电阻的基础上来改善RC延迟的问题。金属互连线间寄生电容与互连线间距成反比，互连线间距越小，寄生电容越大。降低小间距金属互连线间寄生电容，成为降低RC延迟关键。空气的介电常数与真空接近，接近于1，可作为金属互连线间非常理想的介电材料。在金属互连线间形成空气间隙，降低互连线间介电层有效介电常数，以降低互连线间寄生电容，改善RC延迟已成为近年来金属铜互连研究热点。通常的空气间隙制作工艺需要添加一块掩模版，而随着光刻尺寸的减小掩模版成本和光刻生产成本会急剧增大，对于添加的空气间隙掩模版最小尺寸通常也要达到或小于当层金属层最小设计尺寸，空气间隙掩模版的等级要求等于甚至高于当层金属层掩模版，这会极大提高集成电路制造成本。如何避免使用空气间隙掩模版或降低空气间隙掩模版的要求等级降低生产成本成为空气间隙制作考虑方向之一。

发明内容

鉴于上述的现有技术中的问题，本发明所要解决的技术问题是缺乏高效的带有空气间隙的大马士革制造方法。

本发明提供的一种带有空气间隙的大马士革制造方法，包括以下步骤：

步骤1，在一半导体基体上形成第一金属互连线；采用自对准工艺在第一金属互连线上形成第一金属保护层；光刻打开第一空气间隙区域；刻蚀去除第一空气间隙区域的介电层形成第一金属互连线间间隙；淀积第二介电层，在第一金属互连线间间隙形成第一空气间隙；

步骤2，在第二介电层上采用双大马士革刻蚀工艺形成第一通孔和第二金属沟槽；金属填充第一通孔和第二金属沟槽，形成第二金属互连线和第一互连通孔；采用自对准工艺在第二金属互连线上形成第二金属保护层；光刻打开第二空气间隙区域；刻蚀去除第二空气间隙区域的介电层形成第二金属互连线间间隙；淀积第三介电层，在第二金属互连线间间隙形成第二空气间隙。

在本发明的一个较佳实施方式中，所述步骤1中形成第一金属互连线通过在一半导体基体上淀积第一介电层；在第一介电层上采用单大马士革刻蚀工艺制作第一金属沟槽；金属填充第一金属沟槽，形成第一金属互连线。

在本发明的另一较佳实施方式中，所述第一介电层可使用CVD淀积或SOD旋转涂覆Low-k介电材料制成。

在本发明的另一较佳实施方式中，所述第一介电层与基体之间可淀积第一刻蚀阻挡层。

在本发明的另一较佳实施方式中，所述第一刻蚀阻挡层可采用SiN、SiC、SiCN、SiO₂、SiCO等介电材料。

在本发明的另一较佳实施方式中，所述第二介电层和/或第三介电层使用非保型CVD工艺淀积的Low-k介电材料。

在本发明的另一较佳实施方式中，所述第二介电层和/或第三介电层包括通孔介电层、刻蚀阻挡层和沟槽介电层。

在本发明的另一较佳实施方式中，所述步骤1中的自对准工艺形成第一金属保护层通过先在金属互连线上形成一定深度凹槽后淀积金属保护层，化学机械研磨去除介电层上多余金属保护层，在金属互连线上选择性生成第一金属保护层。

在本发明的另一较佳实施方式中，所述在金属互连线上形成一定深度凹槽通过化学机械研磨工艺，或在化学机械研磨平坦化后Reverse-ECP或湿法工艺形成。

在本发明的另一较佳实施方式中，还包括步骤3：重复步骤2以形成多层金属层。

本发明的一种带有空气间隙的大马士革制造方法，减小了铜互连线间寄生电容，降低了金属互连RC延迟问题，并且同时改善了铜互连电子迁移和应力迁移可靠性。

附图说明