[发明专利]半导体器件精细图案的制作方法

说明书

技术领域

本发明涉及半导体器件的制作技术，特别涉及一种半导体器件精细图案的制作方法。

背景技术

目前，对于衬底上由相间排列的线（line）和间隔（space）形成的精细图案，一般采用自对准双图案（SADP，Self-Aligned Double Patterning）技术。

现有采用SADP技术形成精细图案的方法包括以下步骤，下面结合图1a至图1e进行说明。

步骤11、请参阅图1a，在半导体衬底100上沉积刻蚀目标层101。

步骤12、请参阅图1b，在刻蚀目标层101的表面依次沉积牺牲层102、涂布光阻胶层（图中未示），并曝光显影图案化所述光阻胶层，图案化的光阻胶层宽度用于定义精细图案的间隔；以图案化的光阻胶层为掩膜，刻蚀所述牺牲层102形成图案化的牺牲层102。其中，牺牲层一般为氧化层。

步骤13、请参阅图1c，在图案化的牺牲层102表面以及显露出的刻蚀目标层101表面沉积侧壁层103，并各向异性刻蚀所述侧壁层103，使得经过刻蚀的侧壁层103位于图案化的牺牲层102两侧，其宽度为精细图案的线宽。其中，侧壁层一般为氮化层。从图中也可以看出，相邻侧壁层103之间的空隙宽度同样定义了精细图案的间隔。

步骤14、请参阅图1d，湿法去除图案化的牺牲层102。由于牺牲层一般为氧化层，侧壁层一般为氮化层，所以采用氢氟酸去除图案化的牺牲层102，可以确保去除牺牲层102的同时侧壁层不被去除。

步骤15、请参阅图1e，以刻蚀后的侧壁层103为掩膜，对刻蚀目标层进行刻蚀，形成精细图案。从上述描述可以看出，刻蚀后的相邻侧壁层103之间的空隙宽度定义了精细图案的间隔，刻蚀后的侧壁层103的宽度定义了精细图案的线宽。

基于上述说明，现有的SADP技术是比较复杂的，实现起来生产效率较低。而且，侧壁层103经过异向刻蚀之后，需要保持垂直且规则的形状，来定义精细图案的线宽，这一点对于异向刻蚀工艺来说，难以很好地实现。进一步地，侧壁层103沉积在图案化的牺牲层102表面以及显露出的刻蚀目标层101表面，对于更小尺寸的精细图案，显露出的刻蚀目标层101表面宽度很窄，侧壁层103在该位置上沉积的厚度均匀性就会很差，因而很难刻蚀得到理想形状的侧壁层。所以最终以刻蚀后的侧壁层为掩膜，对刻蚀目标层101进行刻蚀时，很难得到理想尺寸的精细图案，或者说精细图案的侧壁粗糙度（line wall roughness，LWR）很高，如果俯视，就会发现精细图案有的位置上很窄，有的位置上很宽。

发明内容

有鉴于此，本发明提供一种半导体器件精细图案的制作方法，能够降低精细图案的侧壁粗糙度。

本发明的技术方案是这样实现的：

一种半导体器件精细图案的制作方法，所述精细图案为相间排列的间隔和线，该方法包括：

在半导体衬底上依次沉积多晶硅层，并形成图案化的硬掩膜层；图案化的硬掩膜层的宽度定义精细图案第奇数个线的位置；

以图案化的硬掩膜层为掩膜，刻蚀多晶硅层至显露出半导体衬底；

对经过刻蚀的多晶硅层进行修剪以达到目标线宽，其中，进行修剪的方法包括：氧化多晶硅层侧壁，形成氧化硅层侧壁，使未氧化的多晶硅层宽度等于目标线宽；湿法刻蚀去除氧化硅层侧壁；采用去离子水清洗未氧化的多晶硅层侧壁；

在具有目标线宽的多晶硅层之间填充氧化层；

在图案化的硬掩膜层的两侧形成侧壁层，侧壁层之间的空隙定义精细图案第偶数个线宽；

以侧壁层和图案化的硬掩膜层共同作为掩膜，对显露出的氧化层进行刻蚀至显露出半导体衬底；

再次沉积多晶硅层，填充在氧化层被刻蚀之后的位置，形成第偶数个线；

化学机械研磨去除侧壁层和硬掩膜层形成精细图案。

所述湿法刻蚀去除氧化硅层侧壁采用氢氟酸或者盐酸。

填充氧化层采用旋涂方法，并回刻氧化层以显露出图案化的硬掩膜层。

采用多晶硅形成侧壁层，该方法进一步包括：对侧壁层进行修剪，使侧壁层之间的空隙达到目标线宽。

所述硬掩膜层为氮化硅层。

对显露出的氧化层进行刻蚀采用干法刻蚀。

从上述方案可以看出，本发明对精细图案的线进行修剪，以达到目标线宽。修剪方法比较柔和，因此得到的LWR较低，从而达到本发明的目的。

附图说明

图1a至图1e为现有采用SADP技术形成精细图案的剖面示意图；

图2为本发明实施例半导体器件精细图案制作方法的流程示意图;