[发明专利]MOS晶体管及其形成方法、SRAM存储单元电路

说明书

技术领域

本发明涉及半导体制作领域，尤其涉及源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。

背景技术

静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

图1为现有6T结构的SRAM存储器的存储单元的电路结构示意图，所述存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。

所述第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2形成双稳态电路，所述双稳态电路形成一个锁存器用于锁存数据信息。所述第一PMOS晶体管P1和第二PMOS晶体管P2为上拉晶体管；所述第一NMOS晶体管N1和第二NMOS晶体管N2为下拉晶体管。第三NMOS晶体管N3和第四NMOS晶体管N4为传输晶体管。

第一PMOS晶体管P1的栅极、第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的漏极、第二NMOS晶体管N2的漏极、第四NMOS晶体管N4的源极电连接，形成第一存储节点11；第二PMOS晶体管P2的栅极、第二NMOS晶体管N2的栅极、第一PMOS晶体管P1的漏极、第一NMOS晶体管N1的漏极、第三NMOS晶体管N3的源极电连接，形成第二存储节点12。

第三NMOS晶体管N3和第四NMOS晶体管N4的栅极与字线WL电连接；第三NMOS晶体管N3的漏极与第一位线BL电连接，第四NMOS晶体管N4的漏极与第二位线（互补位线）BLB电连接；第一PMOS晶体管P1的源极和第二PMOS晶体管P2的源极与电源线Vdd电连接；第一NMOS晶体管N1的源极和第二NMOS晶体管N2的源极与地线Vss电连接。

所述6T结构的SRAM存储器的存储单元的工作原理是：

读操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB施加高电平，由于第一存储节点11和第二存储节点12其中一个为低电平，电流从第一位线BL、第二位线BLB流向低电平的第一存储节点11或第二存储节点12，所述第一位线BL或第二位线BLB的电位降低，第一位线BL和第二位线BLB间电位产生电压差，当电压差达到一定值后打开灵敏度放大器（未图示），对电压进行放大，再送到输出电路（未图示），读出数据；

写操作时，字线WL施加高电平，第三NMOS晶体管N3和第四NMOS晶体管N4导通，第一位线BL和第二位线BLB对应的一个施加高电平，一个施加低电平，由于第一存储节点11和第二存储节点12其中一个为高电平，另一个为低电平，当写操作的数据信息与原来存储的数据信息不同时，电流从高电平的第一存储节点11或第二存储节点12流向低电平的第一位线BL或第二位线BLB，使得高电平的第一存储节点11或第二存储节点12的电位降低，另一个低电平的第二存储节点12或第一存储节点11的电位提高，SRAM存储器单元存储新的数据。

但随着CMOS工艺的工艺节点减小，工作电压降低，随机掺杂导致阈值电压变化增大，给SRAM的读取稳定性带来挑战。为了能使SRAM存储器能稳定地工作，需要提高SRAM存储器的读取裕度和写入裕度，因此如何提高SRAM存储器的读取裕度和写入裕度就成为本领域技术人员亟待解决的问题之一。

更多关于SRAM存储器的介绍请参考公开号为US2007/0241411A1的美国专利。

发明内容

本发明解决的问题是提供一种源/漏区应力不对称的MOS晶体管及形成方法、具有高读取裕度和写入裕度的SRAM存储单元电路。

为解决上述问题，本发明技术方案提供了一种MOS晶体管，包括：

半导体衬底，位于所述半导体衬底表面的栅极结构，位于所述栅极结构一侧的半导体衬底内的源区和位于所述栅极结构另一侧的半导体衬底内的漏区，

其中，从靠近源区的一端到靠近漏区的一端，位于所述源区和漏区之间的沟道区受到的应力从压缩应力逐渐变为拉伸应力或从拉伸应力逐渐变为压缩应力。

可选的，所述源区为锗硅层，所述漏区为碳化硅层。

可选的，所述源区为碳化硅层，所述漏区为锗硅层。