[发明专利]一种用于铜互连的金属硬掩膜层的制备方法

说明书

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种用于铜互连的金属硬掩膜层的制备方法。

背景技术

集成电路诞生以来，人们一直使用铝作为集成电路的引线材料。由于铝具有成本低，技术成熟，引线工艺方便简单，黏附力较强，容易刻蚀，与P型和N型半导体易形成良好的欧姆接触等优点，因此铝引线一直得以应用。但是，随着集成电路特征尺寸的不断变小，由于铝引线的电阻和分布寄生效应而造成的信号延迟和功耗损失已经成为集成电路进一步提高速度的主要障碍。铝异于发生电迁移；在300℃左右的工艺温度下，铝薄膜上会形成突起，穿透相邻互连线之间的电介质绝缘层导致短路。到了0.18μm以下工艺，铝的电阻率及抗电迁移能力已经不能满足要求。因此，选择其它互连材料成为亚四分之一微米以下集成电路工艺技术开发的首要内容。

目前，在0.13μm以及更先进的后段工艺，铜互连凭借其更低的电阻率和更好的抗电迁移性能而广泛作为铝互连所替代。铜互连工艺的完成可以采用金属硬掩膜层的方法来实现。采用该工艺可以减小低介电常数层间介电质在干法时刻过程中造成的损伤，减小了光阻的用量，并且该薄膜是牺牲层，不会在最终的产品中存留，从而该工艺广泛的应用于65nm以下的铜互连中。

通常采用MOCVD（Metal Organic CVD）或PVD（Physical Vapor Deposition）或ALD（Atomic Layer Deposition）的方法来制备作为金属硬掩膜层的氮化钛薄膜。但是在实际的生产过程中发现，氮化钛薄膜的应力很高，约为-1.4GPa，具有较高应力的氮化钛薄膜会对其下方的低介电常数薄膜产生一定作用而导致其发生变形，从而影响产品的良率，如图9所示。

目前解决该问题的方法为通过调整沉积氮化钛薄膜参数，而改变薄膜的应力，进而减小该薄膜对于其下方低介电常数薄膜力的作用，提高产品良率。

但是，对氮化钛薄膜沉积参数的调整，虽然使得薄膜的应力有所减小，却使得该薄膜的电阻率均匀性有所影响，进而会影响到其后续的蚀刻等制程。因此，寻求一种既能够降低该薄膜的应力，又能够使得薄膜的其他性能不受太大的影响的方法是本行业亟待解决的问题。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了发明一种用于铜互连的金属硬掩膜层的制备方法。

发明内容

本发明是针对现有技术中，采用传统的方法对氮化钛薄膜沉积参数的调整，虽然使得薄膜的应力有所减小，却使得该薄膜的电阻率均匀性有所影响，进而会影响到其后续的蚀刻等制程的缺陷提供一种用于铜互连的金属硬掩膜层的制备方法。

为了解决上述问题，本发明提供一种用于铜互连的金属硬掩膜层的制备方法，包括：

执行步骤S1：提供衬底，所述衬底用于支撑包括具有所述金属硬掩膜层的膜系，所述金属硬掩膜层为氮化钛薄膜；

执行步骤S2：在所述衬底上沉积膜系的金属硬掩膜层及所述金属硬掩膜层之前段工艺膜层；

执行步骤S3：对所述膜系的金属硬掩膜层进行热退火处理；

执行步骤S4：在所述膜系之金属硬掩膜层上继续沉积二氧化硅薄膜；

执行步骤S5：在所述二氧化硅薄膜上设置抗反射层，以及光阻层，并进行沟道曝光、沟道；过孔曝光、刻蚀；刻蚀；衬垫开口；籽晶层沉积、铜互连，以及化学机械抛光等工艺实现铜互连。

可选的，所述膜系从下向上依次包括第一低介电常数薄膜、含氮的碳化硅薄膜、第二层低介电常数薄膜、二氧化硅薄膜、金属硬掩膜层，以及二氧化硅薄膜。

可选的，所述金属硬掩膜层之前段工艺膜层包括依次沉积第一低介电常数薄膜、含氮的碳化硅薄膜、第二层低介电常数薄膜，以及二氧化硅薄膜。

可选的，所述金属硬掩膜层采用MOCVD或PVD或ALD的方法沉积。

可选的，所述金属硬掩膜层的热退火温度为300~500℃。

可选的，所述热退火时间为60~120s。

可选的，所述热退火工艺在N₂、H₂氛围下进行。

可选的，所述第一低介电常数薄膜为SiCOH，所述含氮的碳化硅薄膜为SiCN，所述第二层低介电常数薄膜为SiCOH，所述二氧化硅薄膜为二氧化硅薄膜。

综上所述，使用本发明所述铜互连的金属硬掩膜层的制备方法可以在不影响金属硬掩膜层的电阻率均匀性的前提下降低所述金属硬掩膜层的应力，减小所述金属硬掩膜层下层薄膜由于受到所述金属硬掩膜层的高应力而产生变形现象发生的可能性。