[发明专利]双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法

说明书

技术领域

本发明涉及半导体制造领域，更具体地说，本发明涉及一种双应力氮化硅蚀刻阻挡层形成方法、以及采用了该双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。通过在NMOS和/或PMOS上面沉积高拉和高压应力氮化硅作为通孔刻蚀停止层（Contact Etch Stop Layer，CESL）。尤其是在65nm制程以下，为了同时提高NMOS和PMOS的电迁移率，有时需要同时沉积高拉和高压应力氮化硅于不同的MOS上。

然而，就目前工艺集成来说，高拉和高压应力SiN薄膜的交叠区域处理是一个难点，很容易因为交叠区域而造成良率的损失。

具体地说，在根据现有技术的双应力氮化硅蚀刻阻挡层形成方法中，首先提供一个具有NMOS晶体管NM1和PMOS晶体管PM2的半导体器件（例如CMOS器件），并且在所述半导体器件上方沉积高拉应力层（如图1所示）；此后，对该高拉应力氮化硅层进行紫外光照射（如图1的箭头所示）；随后，利用第一光刻胶层PR1将NMOS晶体管NM1上方的高拉应力层遮蔽，暴露出PMOS晶体管PM2的高拉应力层（如图2所示）；采用各向异性的干法蚀刻去除PMOS晶体管PM2上方的高拉应力层（如图2所示），随后去除第一光刻胶层PR1；之后沉积高压应力层（如图3所示）；利用第二光刻胶层PR2将PMOS晶体管PM2上方的高压应力层遮蔽，暴露出NMOS晶体管PM1上方的高压应力层（如图4所示）；采用各向异性的干法蚀刻去除高压应力层（如图5所示）；然后去除第二光刻胶层PR2（如图6所示）。

但是，在上述方法中，在双应力氮化硅阻挡层形成以后，很容易在拉、压应力的交叠区域产生不规则的缺陷（如图6中标号X1所示的椭圆形虚线框所示）。

对于上述交叠的问题，目前已经提出可以通过在版图设计时候加以考量以尽量减少对良率的影响。具体地说，为了解决高拉、压应力交叠区域不规则图形这一问题，常用的方法是在去除PMOS晶体管PM2之上的高拉应力氮化硅薄膜这一工艺步骤时，在版图设计时人为的让高拉应力氮化硅多去除一些（图7中的虚线部分）。这样在最终的双应力氮化硅工艺形成时，高压应力氮化硅就会多占据一些浅沟槽隔离的部分（如图8的标号X2所示），从而避免了交叠区域不规则图形的产生。但是，上述处理方法增加了工艺控制的难度，并且需要多增加一张额外的版图，增加了产品的成本。因此急需找到一种和现有工艺兼容，并且不产生工艺缺陷的工艺方法。

发明内容

本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种现有工艺兼容、并且不产生工艺缺陷的双应力氮化硅蚀刻阻挡层形成方法、以及采用了该双应力氮化硅蚀刻阻挡层形成方法的半导体器件制造方法。

根据本发明的第一方面，提供了一种双应力氮化硅蚀刻阻挡层形成方法，其包括：提供具有NMOS晶体管和PMOS晶体管的半导体器件，并且在所述半导体器件上方形成拉应力层；随后，利用第一光刻胶层将NMOS晶体管上方的拉应力层遮蔽，暴露出PMOS晶体管的拉应力层；随后，去除PMOS晶体管上方的拉应力层；随后，去除第一光刻胶层；在去除第一光刻胶层之后对所述拉应力氮化硅层进行紫外光照射；之后，在所述半导体器上方形成压应力层；此后，利用第二光刻胶层将PMOS晶体管上方的压应力层遮蔽，暴露出NMOS晶体管上方的压应力层；然后，去除NMOS晶体管上方的压应力层；此后，去除第二光刻胶层。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，在紫外光照射步骤中，拉应力氮化硅在经过紫外线的照射后产生收缩，从而使得去除了PMOS晶体管上方的拉应力层之后剩余的NMOS晶体管上方的拉应力层向NMOS晶体管的方向收缩。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述拉应力氮化硅薄膜通过紫外光照射增强了应力。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，通过调整所述紫外光照射的强度和/或时间以使得所述拉应力氮化硅薄膜的最终应力范围为1.2-1.7GPa。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述紫外光照射的波长范围为320-400nm，所述紫外光照射的照射温度范围为300℃-500℃，所述紫外光照射的照射时间为2-7分钟。

优选地，在上述双应力氮化硅蚀刻阻挡层形成方法中，所述压应力氮化硅薄膜的应力范围为-2.5－-4.0GPa。