[发明专利]数据处理器中的分支目标缓存器寻址

说明书

技术领域

本公开总体上涉及数据处理器，更具体地涉及数据处理器对分支指令的执行。

背景技术

在数据处理系统内部，分支目标缓存器（BTB）通常用于预测分支的结果和该分支的所采取的目标地址以改善性能。随着数据处理系统内部的流水线阶数目的增加，为了提高命中率并且减少分支误预测性能损失，分支目标缓存器（BTB）的尺寸典型地也随之增大。但是，增大BTB的尺寸导致管芯尺寸、存取时间、以及BTB及其运行所需的功率的增加。

附图说明

通过举例图解本发明，但是本发明不受附图限制。在附图中，相同的附图标记指示类似的元件。出于简洁清楚的目的图解附图中的元件，但是这些元件不一定必须按照尺寸来绘出。

图1以方框图的形式示出了根据本发明的一个方面的具有分支目标缓存器（BTB）的数据处理系统；

图2以方框图的形式示出了根据本发明的一个方面的图1中的数据处理系统的中央处理单元（CPU）的一部分；

图3以方框图的形式示出了根据本发明的一个方面的图1中的BTB的一部分；

图4以图表的形式示出了根据本发明的一个方面的图3中的BTB的标签和目标的实施例；

图5至图8以图表的形式示出了根据本发明的各个方面的图3中的BTB中的条目；

图9以方框图的形式示出了根据本发明的一个方面的图3中的BTB的相同页面指示符生成器的实施例；

图10以流程图的形式示出了根据本发明的一个方面的用于生成分支目标地址的方法；

图11和图12以流程图的形式示出了根据本发明的一个方面的用于在BTB中分配的方法；

图13以图表的形式示出了根据本发明的一个方面的图3中的BTB的标签和目标的实施例；

图14以方框图的形式示出了根据本发明的一个方面的图3中的分支目标生成器的实施例；

图15以方框图的形式示出了根据本发明的一个方面的图3中的BTB的相同页面指示符生成器的实施例。

具体实施例

如上所述，随着BTB尺寸的增大，面积要求增多，功率需求增大，并且存取时间增长。因此，在一个实施例中，在保持性能的同时减小BTB的尺寸。在一个实施例中，实现一组相关联的多路BTB，其中，BTB的不同路可以存储标签尺寸和目标地址尺寸的不同组合。在一个实施例中，标签尺寸基于存储器的页面边界，从而，对于跨过页面边界的分支指令，在BTB中存储完整标签，而对于在相同页面内的分支指令，在BTB中存储短标签（相对完整标签，其需要较少位）。在一个实施例中，对于存储短标签的那些BTB条目，使用额外的页面地址缓存器（例如，页面地址内容可寻址存储器（CAM））来存储用于这些较短标签的页面地址。对于存储短标签的每一个条目，还存储对应的选择值，并且使用该对应的选择值来选择页面地址CAM的适当条目。此外，基于分支目标是否跨过页面边界，可以在BTB内的每个条目的目标地址部分中存储完整目标地址或者短目标地址。

如在此所使用的，术语“总线”用来指多个信号或导体，该多个信号或导体可以用来传输一种或多种类型的信息，诸如，数据、地址、控制或状态。可以关于单个导体、多个导体、单向导体或双向导体来示出或描述在此所讨论的导体。然而，不同的实施例可能会改变导体的实现方式。例如，可以使用单独的单向导体而非双向导体，反之亦然。而且，可以使用逐次地或者按照时分复用的方式传输多个信号的单个导体来取代多个导体。同样地，也可以将携带多个信号的单个导体分离成携带这些多个信号的多个子集的各种不同导体。因此，存在多个用于传输信号的选项。

当涉及致使信号、状态位、或类似的装置分别进入其逻辑真状态或者逻辑假状态时，使用术语“断言（assert）”或“置位”和“否定”（或“无效”或“清除”）。如果逻辑真状态是逻辑电平1，那么逻辑假状态是逻辑电平0。并且，如果逻辑真状态是逻辑电平0，那么逻辑假状态是逻辑电平1。在此所描述的每个信号可以被指定为正逻辑或负逻辑。在负逻辑信号的情况下，该信号是低有效的，其中逻辑真状态对应于逻辑电平0。在正逻辑信号的情况下，该信号是高有效的，其中逻辑正状态对应于逻辑电平1。注意，在此所描述的任何信号均可被指定为负逻辑信号或者正逻辑信号。