[发明专利]一种低触发电压的可控硅静电放电保护结构

说明书

技术领域

本发明涉及一种半导体器件结构，尤其涉及一种低触发电压的可控硅（SCR）静电放电保护结构。

背景技术

静电放电(ESD)对CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）集成电路的可靠性构成了很大威胁。在目前广泛使用的ESD保护电路中，可控硅(SCR)结构具有很好的大电流特性。如图1所示，是常用的SCR结构示意图，在P型衬底上有相邻的N阱及P阱，P阱中的P型注入区、P阱中的N型注入区、N阱中的P型注入区和N阱中的N型注入区组成了PNPN半导体结构，I/O PAD为器件的第一输入端，GND为器件的第二输入端。如图2所示，为图1所示SCR保护结构的等效电路图，其结构包含一个寄生PNP三极管Q1，一个寄生NPN三极管Q2，以及寄生电阻R1、R2。图1所示的SCR保护结构的触发电压为P阱和N阱所形成PN结的雪崩击穿电压。一般情况下P阱和N阱的掺杂浓度较低，触发电压通常大于几十伏。在这种情况下，有可能SCR保护结构还未开启，CMOS集成电路的内部电路就被ESD放电损坏。

为了降低SCR保护结构的触发电压，图3所示的是一种改进的SCR保护结构—低压触发的SCR(Low-Voltage Triggered SCR，简称LVTSCR).在正向的ESD脉冲下（即I/O PAD为正电位，GND为零电位），P阱中由两个N型注入区、栅氧化层、和多晶硅栅极组成的NMOS（N型金属氧化物半导体）管会首先发生雪崩击穿，并导致寄生的PNP三极管和寄生的NPN三极管开启和泄放ESD电流.而在反向的ESD脉冲下（即I/O PAD为负电位，GND为零电位），整个LVTSCR器件表现为一个正偏的二极管特性。由于LVTSCR的触发电压为器件内的NMOS管的雪崩击穿电压，LVTSCR保护结构的触发电压远远小于图1中所示的SCR保护结构.

但是，实际应用表明，LVTSCR器件的失效部位绝大多数是在发生雪崩击穿的NMOS管上。NMOS管虽然降低了整个LVTSCR保护结构的触发电压，但是它的ESD水平限制了LVTSCR保护结构的ESD防护水平。图3中NMOS管的漏极通过N阱与第一输入端I/O PAD相连，由于在正向的ESD放电时（即I/O PAD为正电位，GND为零电位），除了前述的PNPN电流泄放通路外，NMOS管下方的N型注入区、P阱和Ｎ型注入区所形成的寄生NPN三极管也是ESD电流的泄放通路，由于通常整个器件的宽度较大（约100微米），N阱的电阻的阻值不足以限制流过NMOS管下方的寄生NPN三极管的电流，即NPN管的电流泄放能力不如PNPN结构，因此最先损坏的是上述的NMOS管。

发明内容

本发明的目的在于克服现有技术的缺陷而提供一种低触发电压的可控硅静电放电保护结构，能充分发挥SCR结构具有的大电流特性和保护能力，提供一个较高的ESD防护水平。

实现上述目的的技术方案是：

一种低触发电压的可控硅静电放电保护结构，包括P型衬底，在该P型衬底上包括有相邻的N阱和P阱，在所述的N阱内包括有第一N型注入区和第一P型注入区，在所述的P阱内包括有第二N型注入区、第三N型注入区和第二P型注入区，在所述第二N型注入区和第三N型注入区之间的表面包括有栅氧化层，在该栅氧化层的表面包括有多晶硅栅极，其中，所述第一N型注入区和第一P型注入区均与第一输入端相连；所述第三N型注入区、第二P型注入区和多晶硅栅极均与第二输入端相连；

所述可控硅静电放电保护结构还包括一电阻，所述第二N型注入区通过该电阻与第一输入端相连。

本发明的有益效果是：本发明提出的静电放电保护结构与现有的LVTSCR不同之处在于其中的NMOS管的漏极(P阱中的第二N型注入区)与第一输入端是通过一个电阻相连，通过适当选择此电阻的阻值，可以限制流过NMOS管下方的寄生NPN三极管的电流，以防止此三极管在ESD放电时的损坏。在此条件下，本发明提出的SCR静电放电保护结构的电流泄放能力完全由PNPN结构决定，因此能充分发挥SCR结构具有的大电流特性和保护能力，提供一个较高的ESD防护水平。

附图说明

图1是现有的SCR静电放电保护结构的结构示意图；

图2为图1的SCR静电放电保护结构的等效电路图；

图3为现有的LVTSCR静电放电保护结构的结构示意图；

图4为本发明的低触发电压的可控硅静电放电保护结构的结构示意图。

具体实施方式