[发明专利]时间数字转换器

说明书

【技术领域】

本发明有关于一种模拟/数字混频电路，且特别有关于一种由耦合环形振荡器实现的时间数字转换器。

【背景技术】

时间数字转换器（time-to-digital converter，TDC）对相对于一参考事件的一信号事件的时间信息进行量化。时间数字转换器常用于数字锁相环（Phase Lock Loop，PLL）、物理和激光测距仪（physics and laser range finder）中。时间数字转换器的效能由表示时间信息的数字化最小单元（resolution）所表示。该最小单元的值越小，代表时间精确度越高，亦即时间转换器的效能越好。时间数字转换器通常由包括多个延迟单元的延迟线（delay line）所实现，上述多个延迟单元产生间隔相对相等的相位。每个延迟单元具有传递延迟的特性，该传递延迟限制电路输出的数字化最小单元。因此时间数字转换器的效能和每个延迟单元的传递延迟的精确度有关。实际上，由制程变异而产生的延迟单元的偏移会导致时间数字转换器的效能的下降。

【发明内容】

有鉴于此，本发明提供一种时间数字转换器，以解决前述问题。

本发明实施例提供一种时间数字转换器，包括一耦合振荡器以及一测量电路。该耦合振荡器包括一第一延迟线和耦接到该第一延迟线的一第二延迟线，用以在该第一延迟线和第二延迟线内的一起始延迟级传送一转换信号，其中该第一延迟线和第二延迟线包括同样数量互相串连耦接的多个延迟级，该第一延迟线或第二延迟线内的每个延迟级均耦接至另一延迟线内的一对应延迟级，并且适用于产生一延迟信号。该测量电路通过使用一测量信号取样该延迟信号来测量该转换信号沿着该多个延迟级传送所花费的时间，以产生该时间的一数字表示值。

本发明实施例提供一种时间数字转换器，包括一延迟级矩阵以及一测量电路。该延迟级矩阵包括多个延迟级组成的一矩阵，该矩阵由多个延迟级列和多个延迟级行所形成，其中上述多个延迟级列的第一列中的每个延迟级接收来自两个不同延迟级行中之两个延迟级的输入，上述两个不同延迟级行之间相差两个延迟级的整数倍个的延迟级，上述多个延迟级列的第二列中的每个延迟级接收来自一相同延迟级行的两个延迟级的输入，上述延迟级矩阵的每个延迟级均输出一延迟信号。该测量电路通过使用一测量信号取样该延迟信号来测量一转换信号沿着上述多个延迟级传送所花费的时间，以产生该时间的一数字表示值。

本发明的时间数字转换器可以使TDC测量时间最小单元的值得到降低，并且加强电路效能。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图，详细说明如下。

【附图说明】

图1A为依据本发明一实施例的时间数字转换器1的结构示意图；

图1B为本发明一实施例时间数字转换器1的时序图；

图2为本发明另一实施例的时间数字转换器2的结构示意图；

图3为图2的时间数字转换器2的耦合振荡器20的结构示意图；

图4为本发明一实施例的延迟级4的电路图；

图5为本发明一实施例的测量电路22的结构示意图；

图6为本发明再一实施例的时间数字转换器6的结构示意图；

图7为本发明实施例的数据加权平均动态单元匹配方法的示意图。

【具体实施方式】

在说明书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者透过其他装置或连接手段间接地电气连接至该第二装置。