[发明专利]一种协处理器

权利要求书

1.一种协处理器，其特征在于，包括：

外部设备接口，用于连接外部设备；以及

协处理器电路，用于进行协处理操作，其中，所述协处理器电路进一步包括：

输入输出控制模块，用于通过外部设备接口与外部设备进行数据交互；

存储模块，用于数据存储；

可重构协处理器控制器模块，用于根据所述存储模块内的指令产生控制信号，控制浮点运算单元阵列进行操作；以及

所述浮点运算单元阵列，用于接收所述控制信号，并根据所述控制信号从所述存储模块中读入源操作数，并将计算结果存入所述存储模块中。

2.如权利要求1所述的可重构浮点矩阵算法协处理器，其特征在于，所述外部设备接口进一步包括：

输入时钟信号端，用于为所述协处理器提供工作时钟；

输入复位信号端，用于为所述协处理器的所述存储模块恢复初始状态；

数据输入输出总线端，用于统一的模块内外数据交互；

DMA输入输出总线端，用于集中的模块内外数据交互；以及

输出中断信号端，用于所述协处理器向所述外部设备发送中断请求。

3.如权利要求2所述的协处理器，其特征在于，所述输入输出控制模块进一步包括：

总线控制器模块，用于解析数据输入输出总线信号协议，通过外部总线进行统一的模块内外数据交互；

DMA控制器模块，用于直接存储器数据存取，通过DMA总线进行集中的模块内外数据交互；以及

中断信号产生模块，用于判断浮点矩阵算法执行完毕，向所述外部设备发送中断请求信号。

4.如权利要求3所述的协处理器，其特征在于，所述存储模块进一步包括：

可重构指令队列存储模块，用于存储描述浮点矩阵算法执行的二进制指令；

局部寄存器堆模块，用于存储所述浮点运算单元阵列中运算单元计算所需的源操作数以及计算结果数据；

控制寄存器，用于存储所述外部设备对所述协处理器的控制信息；以及

状态寄存器，用于存储所述协处理器的状态信息。

5.如权利要求4所述的协处理器，其特征在于，所述可重构协处理器控制器模块，用于从所述可重构指令队列存储模块中依次读取指令，对所述指令进行译码产生控制信号，并将所述控制信号发送到所述浮点运算单元阵列，控制运算单元进行运算操作；所述可重构协处理器控制器模块从所述控制寄存器中读出所述外部设备对所述协处理器的控制信息，并控制所述协处理器执行浮点矩阵算法二进制程序的开始、中间状态、结束以及产生中断等过程；所述可重构协处理器控制器模块监控所述协处理器执行浮点矩阵算法二进制程序的状态，并将状态信息存储到所述状态寄存器中。

6.如权利要求5所述的协处理器，其特征在于，所述浮点运算单元阵列进一步包括：

第一浮点乘加单元，用于完成浮点操作数加减类型的运算；

第二浮点乘加单元，用于完成浮点操作数乘法类型的运算；

第三浮点乘加单元，用于完成浮点操作数绝对值类型的运算；

第四浮点乘加单元，用于完成浮点操作数乘加类型的运算；

浮点除法单元，用于完成浮点操作数除法类型的运算；

浮点开方单元，用于完成浮点操作数开方类型的运算；

浮点比较单元，用于完成浮点操作数比较大小类型的运算；以及

选择单元，用于根据所述控制信号在两个浮点操作数中选择其中一个输出类型的运算。

7.如权利要求6所述的协处理器，其特征在于，还包括：交叉互连开关，所述浮点运算单元阵列与所述局部寄存器堆模块通过所述交叉互连开关相连接；所述交叉互连开关包括与所述可重构协处理器控制器相连接的第一读写端口，当运算中需要常数量或者立即数量作为浮点运算单元的源操作数时，由可重构协处理器控制器通过所述第一读写端口写入局部寄存器堆中，可重构协处理器控制器可以通过所述第一读写端口读出浮点运算单元计算的结果值；所述交叉互连开关包括与所述输入输出控制模块相连接的第二读写端口，所述外部设备可以通过所述第二读写端口将数据写入局部寄存器堆中，也可以通过所述第二读写端口读出浮点运算单元计算的结果值。