[发明专利]通过合金键合在背栅接负电压的SOI/MOS器件结构及制造方法

说明书

技术领域

本发明涉及SOI/MOS器件抗辐射加固技术，具体是一种通过合金键合在背栅接负电压的SOI/MOS器件结构及制造方法。

背景技术

SOI技术指的是在绝缘层上形成具有一定厚度的单晶半导体硅薄膜层的材料备制技术及在薄膜层上制造半导体器件的工艺技术。该技术可以实现完全的介质隔离，与用P-N结隔离的体硅器件相比，具有无闩锁、高速度、低功耗、集成度高、耐高温、耐辐射等优点。

根据SOI硅膜厚度可以将SOI器件分为厚膜器件和薄膜器件。对于厚膜SOI器件而言，当SOI硅膜厚度大于两倍的最大耗尽宽度时，被称为部分耗尽器件；对于薄膜SOI器件，当硅膜的厚度小于最大耗尽宽度时，称为全耗尽器件。

在SOI技术中，器件被制作在顶层很薄的硅膜中，器件与衬底之间由一层埋氧化层隔开。正是这种结构使得SOI/ MOS器件具有功耗低等众多优点，比传统的体硅MOS工艺相比，更适合于高性能的ULSI和VLSI电路。其优点主要包括：

1、无闩锁效应。SOI/MOS器件中由于介质隔离结构的存在，因此没有到衬底的电流通道，闩锁效应的通路被切断，并且各器件间在物理上和电学上相互隔离，改善了电路的可靠性。

2、结构简单，工艺简单，集成密度高。SOI/MOS器件结构简单，不需要备制体硅MOS电路的阱等复杂隔离工艺，器件最小间隔仅仅取决于光刻和刻蚀技术的限制，集成密度大幅提高。SOI/MOS器件还特别适合在同一芯片上集成高压和低压电路，因此具有很高的芯片面积利用率和性价比。

3、寄生电容小，工作速度快。体硅MOS器件的主要电容为管子源漏区以及源/漏扩散区域和衬底之间的电容，其随衬底的掺杂浓度增加而增加，这将增大电路的负载电容，影响电路的工作速度；在SOI/MOS器件中，由于埋氧化层的存在，源漏区和衬底无法形成PN结，寄生PN结电容消失，取而代之的是隐埋氧化层电容，该电容正比于电容材料的介电常数，其值远小于体硅中源漏区与衬底的PN结寄生电容，并且不受等比例缩小的影响。

4、低功耗。SOI/MOS器件的功耗由静态功耗和动态功耗两个部分组成，SOI器件具有陡直的亚阈值斜率，接近理想水平，因此泄漏电流很小，静态功耗很低；由于SOI/MOS器件具有比体硅器件更小的结电容和连线电容，因此同样的工作速度下，动态功耗也大大降低。

从抗辐射角度分析，由于SOI工艺MOS器件在埋氧化层上方形成的，与体硅相比，减小了形成单粒子翻转效应的敏感体积，所以抗单粒子效应的能力大大的增强。但当器件持续受到电离辐射（如X射线、γ射线等）时，会产生总剂量辐射效应。对于SOI工艺而言，由于埋氧介质层的存在，使得在辐射条件下，在二氧化硅介质中电离产生一定数量的电子-空穴对。迁移率较大的电子大部分溢出，有一部分电子与空穴对复合，大部分空穴在正电场的作用下向SiO2/Si界面运输，且有一部分被界面处SiO2一侧的缺陷俘获，形成界面态。这样的正电荷堆积会引起器件背部也形成一个源/漏的通道，且不受前栅的控制，引起背栅阈值电压漂移效应和背栅开启效应，最终影响器件的性能。

目前国际上对SOI背栅效应的加固多采用两种方式：1、利用工艺加固手段。如低温工艺、氮氧化硅栅介质、降低埋氧化层氧注入剂量并同时进行氮注入，以加入负电荷复合中心。2、采用特殊的SOI/MOS器件结构。在埋氧化层上做一层屏蔽层，屏蔽背栅效应对前栅的影响。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种通过合金键合在背栅接负电压的SOI/MOS器件结构及制造方法，通过电路设计的方法改善背栅效应。

按照本发明提供的技术方案，一种通过合金键合在背栅接负电压的SOI/MOS器件结构包括：二氧化硅埋氧化层位于背部硅衬底上，二氧化硅埋氧化层上设有硅体区、MOS器件的单晶硅源/漏区域、二氧化硅隔离的场区，MOS器件的单晶硅源/漏区域位于硅体区的周围，二氧化硅隔离的场区位于MOS器件的单晶硅源/漏区域周围；在硅体区上覆盖有MOS器件的二氧化硅栅介质层，所述MOS器件的二氧化硅栅介质层上覆盖有MOS器件的多晶硅栅，在MOS器件的单晶硅源/漏区域和MOS器件的多晶硅栅上设有钨合金通孔，所述钨合金通孔将MOS器件的有源区与铝金属互连线连接；在MOS器件表面覆盖二氧化硅钝化层，在所述背部硅衬底的背部具有合金键合形成的合金接触层，接触层通过铝金属互连线与外部提供的负电压相连，为背部硅衬底提供有效的电压。