[发明专利]NMOS晶体管及其形成方法、包括该NMOS晶体管的CMOS晶体管

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种NMOS晶体管及其形成方法、和包括该NMOS晶体管的CMOS晶体管。

背景技术

众所周知，应力可以改变半导体材料的能隙和载流子迁移率。随着半导体材料压阻效应（Piezoresistance Effect）的深入研究，业界逐渐认识到，可以利用应力增加MOS器件的载流子迁移率，即应变硅技术（Strained Silicon）。

公开号为US2007/0196992A1的美国专利文献公开了一种具有锗硅和碳化硅源/漏区的应变硅CMOS晶体管，请参考图1，包括：半导体衬底10，所述半导体衬底10包括用于形成NMOS晶体管的区域A和用于形成PMOS晶体管的区域B；将相邻的区域A和区域B隔开的浅沟槽隔离结构15；位于所述半导体衬底区域A表面的第一栅极结构20，所述第一栅极结构20包括位于所述半导体衬底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述第一栅极结构20两侧的半导体衬底10内的第一源/漏区25；位于所述半导体衬底区域B表面的第二栅极结构30，所述第二栅极结构30包括位于所述半导体衬底区域B表面的栅氧化层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极32侧壁表面的侧墙33，位于所述第二栅极结构30两侧的半导体衬底10内的第二源/漏区35；其中所述半导体衬底区域A的第一源/漏区的材料为原位形成的碳化硅（SiC），所述半导体衬底区域B的第二源/漏区的材料为原位形成的锗硅（SiGe）。

对于PMOS晶体管而言，填充所述源/漏区35的材料是锗硅，其晶格常数大于半导体衬底的晶格常数，对所述源/漏区35之间的沟道区产生压缩应力（Compressed Stress），提高了空穴的迁移率。

对于NMOS晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力（Tensile Stress），提高电子的迁移率。

然而，现有技术中CMOS管的制作工艺里，NMOS晶体管的形成工艺较为困难。

发明内容

本发明解决的问题是现有技术中CMOS管的制作工艺里，NMOS晶体管的形成工艺较为困难。

为解决上述问题，本发明提供了如下技术方案：

一种NMOS晶体管的形成方法，包括：提供半导体衬底；在所述半导体衬底表面形成碳化硅层；在所述碳化硅层内形成第一凹槽；填充所述第一凹槽，形成沟道结构；在所述沟道结构表面形成第一栅极结构；在所述第一栅极结构两侧的碳化硅层内形成源/漏区。

优选的，所述碳化硅层的厚度大于或等于所述沟道区的厚度。

优选的，所述碳化硅层的厚度范围为200埃-800埃。

优选的，所述碳化硅层中碳的原子百分比含量范围为1%-3%。

优选的，所述碳化硅层的形成工艺为外延工艺或化学气相沉积工艺；硅源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。

优选的，所述第一凹槽的剖面形状为Σ形。

优选的，所述沟道结构为硅层、或硅锗层、或硅层和硅锗层的堆叠结构、或硅层、硅锗层和硅层的堆叠结构。

优选的，所述沟道结构的形成工艺为选择性外延工艺。

一种NMOS晶体管，包括：半导体衬底；位于所述半导体衬底表面的碳化硅层；位于所述碳化硅层内的沟道结构；位于所述沟道结构表面的第一栅极结构；位于所述第一栅极结构两侧的碳化硅层内的源/漏区。

优选的，所述碳化硅层的厚度大于或等于所述沟道结构的厚度。

优选的，所述碳化硅层的厚度范围为200埃-800埃。

优选的，所述碳化硅层中碳的原子百分比含量范围为1%-3%。

优选的，所述碳化硅层的形成工艺为外延工艺或化学气相沉积工艺；硅源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。