[发明专利]基于FPGA的小波变换实现结构

权利要求书

1.基于FPGA的小波变换实现结构，其特征是包括：

输入多路复用器：检测到在线数据流后，输入多路复用器会执行两个功能：第一，交错在线数据和已被选定为进一步分解或滤波的低通数据；第二，将传入的数据流划分成由提升滤波器所需的奇偶时钟周期，也输出提升滤波器模块中用来选择各自分解层次的存储寄存器的地址信息；

提升滤波器模块：根据提升算法对输入数据进行低通或高通过滤，提升滤波器模块的操作由配置寄存器来控制；所述提升滤波器模块包括：提升滤波器模块的第一输入端连接加法器的输入端，提升滤波器模块的第二输入端连接第一二选一选择器的第一输入端和第二二选一选择器的第一输入端，提升滤波器模块的第二输入端还通过存储寄存器作为一个延时块连接第一二选一选择器的第二输入端和第二二选一选择器的第二输入端，第一二选一选择器的输出端经过乘法器连接加法器的输入端，加法器和第二二选一选择器的输出经过尺度调整器输出，乘法器、加法器、存储寄存器分别连接配置寄存器；提升滤波器模块根据给定的数据表独立计算不同时刻的不同数据流，最后经尺度调整器输出各分解层次的低通、高通滤波器的小波变换系数；

可配置的交叉开关单元：是一个二输入二输出的选择单元，通过配置信息可以选择是按照对应输出还是交叉输出，决定是单提升还是双提升，即允许提升方案的交替结构；

反馈延时组：用于缓冲所述提升滤波器模块计算的低通输出数据以及重新安排低通输出数据在预定的时序，再将它们送入下一个提升滤波器模块的输入端；

延时寄存器组：在每一步单独的提升指令的计算中，乘法器的输入要么是直接的，要么是延迟的，被延迟的数据将被存储在寄存器单元，称为延时寄存器组；延时寄存器组有一个地址输入，这个地址需要存储每层的小波分解的中间值；

地址发生器：用来选择要求分解层次的存储寄存器；

所述输入多路复用器的输出端依次连接可配置的交叉开关单元、提升滤波器模块、延时寄存器组，地址发生器的输出端连接输入多路复用器和反馈延时组。

2.如权利要求1所述基于FPGA的小波变换实现结构，其特征是，所述输入多路复用器由两个二选一选择器和两个锁存器组成，第三二选一选择器的第一输入端连接第一输入数据流，第三二选一选择器的第二输入端连接第四二选一选择器的第二输入端，第三二选一选择器输出奇序列数据，第三二选一选择器的第一输入端连接第四二选一选择器的第一输入端，第四二选一选择器的第二输入端经第一锁存器连接第二输入数据流，第四二选一选择器通过第二锁存器输出偶序列数据。

3.如权利要求1所述基于FPGA的小波变换实现结构，其特征是，所述可配置的交叉开关单元的第一输入端连接输入多路复用器的奇序列数据输出端，可配置的交叉开关单元的第二输入端连接输入多路复用器的偶序列数据输出端，可配置的交叉开关单元的第一输出端连接提升滤波器模块的第一输入端，可配置的交叉开关单元的第二输出端连接提升滤波器模块的第二输入端；通过增加所述可配置的交叉开关单元的数量，来实现更复杂的滤波器。

4.如权利要求1所述基于FPGA的小波变换实现结构，其特征是，所述的反馈延时组包括两个数据缓冲器、4个三态门和一个锁存器，所述两个数据缓存器和4个三态门分别连接配置寄存器，其中，第一数据缓冲器的输入端和第二数据缓冲器的输入端分别连接至反馈延时组的输入端，反馈延时组输入端连接提升滤波器模块输出的低通滤波器的小波变换系数，第一三态门、第二三态门、第三三态门的输入端分别连接第一数据缓冲器的输出端、第二数据缓冲器的输出端、反馈延时组的输入端，第四三态门的输入端接地，第一三态门、第二三态门、第三三态门、第四三态门的输出端连接锁存器的输入端，锁存器的输出端连接输入多路复用器的第二输入数据流。

5.如权利要求1所述基于FPGA的小波变换实现结构，其特征是，所述的延时寄存器组，在对读写的数据进行缓冲中，存有反馈数据，信息不丢失。