[发明专利]具有超低结电容密度的pn结及其制造方法

说明书

技术领域

本申请涉及一种半导体集成电路器件，特别是涉及一种pn结二极管。

背景技术

pn结的结电容等于势垒电容（barrier capacitance）与扩散电容（diffusion capacitance）之和。pn结正向偏置时，结电容以扩散电容为主；pn结反相偏置时，结电容以势垒电容为主。

瞬态电压抑制器（transient voltage suppressor，TVS）是一种二极管，与被保护电路并联以实现过压保护。TVS器件的原理是利用二极管的雪崩效应，当电压达到击穿电压时，TVS器件进入伏安特性的雪崩击穿区，流过TVS器件的电流急剧增大，而TVS器件两端的电压几乎不变，从而使大电流旁路并使电压箝位在被保护的电路能经受住的范围内。

结电容是TVS器件的一个重要参数，结电容的大小与其电流承受能力成正比，但结电容过大将使信号衰减。因此结电容是数据接口电路选用TVS器件的重要参数。对于信号频率越高的电路，结电容的影响越大，形成噪声也较大。在高频应用中，TVS器件的结电容越小，越能满足需求。

目前，为获得尽可能小的结电容，采用如下方法制造pn结：

先外延生长p型轻掺杂的硅外延层，再离子注入n型杂质例如磷，形成重掺杂n型离子注入区，再经过退火工艺例如高温炉退火，使离子注入区和衬底之间形成缓变的pn结。将电容密度（capacitance density）定义为单位面积的电容值，该pn结的结电容密度由其耗尽区的宽度决定，通常不会低于0.05fF/μm²。这是由于：

1、p型轻掺杂外延层的掺杂浓度很难低于1×10¹⁴原子每立方厘米。而pn结的耗尽区宽度主要由轻掺杂的那部分决定，该耗尽区宽度因而很难大于2微米，从而制约了结电容密度的下降。

2、n型重掺杂离子注入区的杂质有其固溶度。以磷为例，其固溶度为1.1×10²¹原子每立方厘米。

3、长时间的高温炉退火工艺的成本很高。

发明内容

本申请所要解决的技术问题是提供一种具有超低结电容密度的pn结，所述超低结电容密度是指＜0.05fF/μm²。为此，本申请还要提供所述具有超低结电容密度的pn结的制造方法。

为解决上述技术问题，本申请具有超低结电容密度的pn结，是在具有第一导电类型杂质的外延层中由两个隔离结构定义出有源区；在有源区的外延层中对称分布有两个填充结构，两个填充结构之间的间距≤每个填充结构的宽度的1.5倍；每个填充结构均分为上下两部分，下部为氧化硅，上部为具有第二导电类型杂质的多晶硅；所述填充结构的总高度≥3μm，填充结构下部的氧化硅的厚度≥2.5μm；填充结构下部的氧化硅上表面低于外延层上表面，以使外延层与两个填充结构上部的多晶硅之间各形成pn结；填充结构上部的多晶硅掺杂浓度远大于外延层；

所述第一导电类型、第二导电类型分别为p型、n型；或相反。

所述具有超低结电容密度的pn结的制造方法为：在具有第一导电类型杂质的衬底之上生长出具有第一导电类型杂质的外延层；在外延层中制造两个隔离结构以定义两者之间的有源区；在有源区的外延层中对称地刻蚀出两个3μm以上的沟槽，两个沟槽之间的间距≤每个沟槽的宽度的1.5倍；先以氧化硅填充所述沟槽并进行回刻使沟槽中剩余的氧化硅上表面低于外延层上表面，且剩余的氧化硅的厚度在2.5μm以上；再以多晶硅再次填充所述沟槽，在淀积多晶硅的同时原位掺杂或淀积多晶硅之后离子注入具有第二导电类型的杂质，所述多晶硅的掺杂浓度远大于外延层；由所述外延层和多晶硅之间形成pn结；

所述第一导电类型、第二导电类型分别为p型、n型；或相反。

本申请具有超低结电容密度的pn结是由轻掺杂外延层与两个重掺杂多晶硅所构成的。位于中间的轻掺杂外延层与两侧的重掺杂多晶硅均构成pn结，使得两个耗尽区在水平方向延伸并相互连接。通过合理选择两个填充结构之间的间距，两个隔离结构之间的有源区容易全部耗尽，这样pn结的耗尽区宽度主要由填充结构的度决定。填充结构越深，该pn结的电容密度越低。TCAD（Technology Computer Aided Design，半导体工艺模拟以及器件模拟工具）模拟表明，该pn结的结电容密度可低至0.02fF/μm²左右，符合＜0.05fF/μm²的超低结电容密度的pn结的标准。

附图说明

图1是本申请具有超低结电容的pn结的垂直剖面示意图；