[发明专利]晶体管结构与其制造方法

说明书

技术领域

本发明关于一种晶体管结构以及其制备方法，特别关于一种具有增厚的侧壁和较佳品质的氧化层的晶体管结构及其制备方法。

背景技术

随着半导体制程技术不断演进，电子元件尺寸缩小，图1中平通道晶体管10的通道尺寸和长度也相应缩减。图1所示的平通道晶体管10被广泛地用于集成电路，然而，元件尺寸以及平通道晶体管10的通道长度的持续缩小，造成了两个掺杂区13以及该栅极氧化层17下的载子通道15之间的交互作用。该因为元件尺寸缩减所造成的结果导致导体金属层19对于晶体管开关的控制能力下降，因此，俗称的短通道效应，亦即一种妨碍平通道晶体管正常运作的效应便产生。为了解决这个问题，研究人员开发了一种已知的凹陷式通道晶体管，该凹陷式通道晶体管具有一位于该两个掺杂区之间的凹陷栅极，以及一增长的载子通道。

图2至4为制造一凹陷通道晶体管30的已知方法。首先，形成一衬垫氧化层36以覆盖具有一沟槽隔绝结构33的半导体基板31，一具有多个开口39的蚀刻光罩37接着形成于该衬垫氧化层36之上。接下来进行一干蚀刻，以移除位于该蚀刻光罩37的多个开口39之下的一部份衬垫氧化层36以及半导体基板31，并形成多个凹陷41于该半导体基板31中，如图3所示。

参见图4，在移除该蚀刻光罩37之后，进行一热氧化步骤于暴露出的半导体基板31上形成一介电层42。随后进行一沉积步骤，将凹陷栅极43填补该凹陷41，并且将一栅极叠层45电性连接到该凹陷栅极43。该栅极叠层45的组成包含导电性多晶硅层，钨化硅层，以及一覆盖氮化物层。接下来，进行一离子注入步骤注入掺杂物于该半导体基板31中，以形成两个掺杂区47作为漏极和源极于该凹陷栅极43的两侧。

由于具有漏极感应势垒降低(DIBL)的现象，低次临界斜率，以及较低的接合点漏电流，该凹陷通道晶体管30相较于该平通道晶体管10具有良好的数据保留时间(data retention time)。然而，高密度的介面缺陷以及存在高电场区域于该凹陷栅极43以及该掺杂区47之间，造成一显著的栅极感应漏极漏电流(GIDL)。换句话说，因为该凹陷栅极43以及该掺杂区47重叠，故该凹陷通道晶体管30具有一明显的GIDL；相较于该平通道晶体管10，如图1所示，因为该导体金属层19以及该掺杂区13不重叠，故该平通道晶体管10不具有一明显的GIDL。

发明内容

本发明公开一种晶体管结构及其制备方法，其具有增厚的侧壁和较佳品质的氧化层。

本发明一实施例公开一晶体管结构，包含一半导体基板；一导体，具有一下半部位于该半导体基板内，以及一上半部位于该半导体基板之上；一金属层，位于该导体的上半部之上；一覆盖层，位于该金属层之上；一上绝缘层，至少位于该金属层以及该覆盖层的侧壁；以及一下绝缘层，位于该导体的上半部的侧壁。

本发明公开一种晶体管结构的制备方法，包含以下步骤：形成一凹陷于一半导体基板中；形成一第一导电层于该半导体基板之上，并填满该凹陷；形成一第二导电层于该第一导电层之上；形成一凹槽于该第一导电层以及该第二导电层中，其中该凹槽具有一底部位于该第一导电层中；进行一离子注入步骤，通过该凹槽以形成一注入区位于该凹槽下的第一导电层中；进行一热处理步骤以形成一位于该注入区旁的扩散区；进行一蚀刻步骤以移除该注入区；以及进行一氧化步骤以转换该扩散区成一下绝缘层。

在本发明公开的晶体管结构及其制备方法中，本发明藉由氟能够增快氧化速率并对氧化物产生表面钝化作用(surface passivation)，在离子注入过程中将包含氟的掺杂物注入第一导电层中，结合上述两种优点于单一工艺中，在相同氧化时间内提高侧壁氧化层的厚度，如此本发明公开的晶体管结构即不具有一明显的GIDL。

上文已相当广泛地概述本公开的技术特征及优点，俾使下文的本发明详细描述得以获得较佳了解。构成本发明的申请专利范围标的的其它技术特征及优点将描述于下文。本发明所属技术领域技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本发明相同的目的。本发明所属技术领域技术人员也应了解，这类等效建构无法脱离后附的申请权利要求范围所界定的本发明的精神和范围。

附图说明

图1为一现有的平通道晶体管的剖面图；

图2至图4为制造一凹陷通道晶体管的现有方法；以及

图5至图11为剖示图，例示本发明一实施例的凹陷通道晶体管的制造方法。

其中，附图标记说明如下：