[发明专利]进位保留乘法器

说明书

技术领域

本发明涉及集成电路技术领域，尤其涉及一种进位保留乘法器。

背景技术

乘法运算[1]是数字信号处理中最基本最重要的运算。乘法器的速度功耗都会在很大程度上决定整个电路系统的性能。乘法器一般由三部分组成：部分积产生，部分积压缩和最终加法器链[2]。部分积的产生可以通过与门阵列直接产生，也可以通过特殊的算法(比如改进的booth算法[3])来生成。而部分积的压缩可以是规整的加法器阵列，也可以是特殊的树形结构(比如wallace树[4])。最终的加法器链在乘法器规模较小时可以直接用链式行波进位结构，乘法器规模较大时可以采用其他高速的进位链结构(比如进位选择加法器链[5])。对于乘法器这三部分的不同设计可以产生出很多优秀的乘法器。当前对于乘法器的研究和改进主要是集中在降低乘法器的功耗。一种方式是通过设计低功耗的全加器[6]应用到乘法器中以提高乘法器的整体性能。另一种方式是对乘法器的整体结构上进行优化布局和配置(比如阵列乘法器的旁路结构[7][8])以达到提高性能的目的。另外，为了降低乘法器中的冗余跳变带来的额外功耗，蛙跳式乘法器[9][10]是不错的选择。在乘法器规模较大时，上面提到的这些结构可以有效降低乘法器功耗，但是它们都会具有比较复杂的结构，增大了面积，而且会牺牲一些电路的工作速度。所以在乘法器规模较小时，普通的阵列乘法器由于其简单规整的特性，往往成为了最佳选择。在文献[11]中，P.V.Rao,Cyril Prasanna Raj P和S.Ravi对几种不同的乘法器进行了比较，实验结果表明乘法器规模较小时，阵列结构的乘法器具有较大的优势。

在大规模集成电路设计中，树形结构乘法器虽然具有面积小、速度快的优点，但是它的不规整性导致高质量的版图设计变得非常困难。特别是乘法器规模较小时，阵列乘法器由于其简单规整性往往成为首选结构。而阵列乘法器往往用进位保留的结构来缩短关键路径的长度。图1给出了4位二进制数的乘法运算过程，首先通过将乘数B的每一位和被乘数A相与来得到各个部分积，然后将产生的部分积累加起来得到需要的结果。这个乘法所对应的进位保留乘法器在图2中给出[8]。

图2所示的进位保留乘法器由4行3列的加法器阵列构成，包括4个半加器HA和8个全加器FA。前面3行的加法器都是采用进位保留的结构，其进位输出没有传送给本行左边的高位加法器，而是输出给下一行的高位加法器。这3行进位保留的加法器用来完成部分积的压缩。最后一行全加器链采用行波进位的方式，用来得到最终的结果。可以看到，进位保留乘法器的结构非常规整，在后端的版图设计时可以非常方便的将其压缩成一个矩形，这对于提高系统芯片的集成度是非常有利的。

上面提及的参考文献如下：

[1]B.Parhami,”Computer  Arithmetic:Algorithms and HardwareDesigns”,Oxford University Press,2000,pp.141-208

[2]Jan M.Rabaey,AnathaChandrakasan,BorivojeNikolic,”Digital Integrated Circuits:A Design Perspective”,Second Edition,Prentice Hall Electronics and VLSI Series,2003,pp.587-594

[3]O.MacSorley,”High Speed Arithmetic In Binary Computers”,IRE Proceedings,vol.49,1961,pp.67-91

[4]Wallace,C.S.,”A Suggestion for a Fast Multiplier”，Electronic Computers,IEEE Transactions onVolume EC-13,Issue 1,Feb.1964,pp.14-17

[5]O.Bedrij,”Carry Select Adder”,IRE Trans.on Electronics Computers,vol.EC-11,1962,pp.340-346

[6]IlhamHassoune,Denis Flandre,Senior Member,”ULPFA:A New Efficient Design of a Power-AwareFull Adder”,IEEE Transactions On Circuits And Systems—I:Regular Papers,vol.57,NO.8,Aug.2010