[发明专利]相变存储器、其底部接触结构及其各自制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种相变存储器底部接触结构、其制作方法、及包含该底部接触结构的相变存储器及其制作方法。

背景技术

相变存储器作为一种新兴的非易失性存储技术，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面较快闪存储器FLASH都具有较大的优越性，成为目前不挥发存储技术研究的焦点。相变存储技术的不断进步使之成为未来不挥发存储技术市场的主流产品。

在相变存储器（PCRAM）中，可以通过对记录了数据的相变层进行热处理，而改变存储器的值。构成相变层的相变材料会由于所施加电流的加热效果而进入结晶状态或非晶状态。当相变层处于结晶状态时，PCRAM的电阻较低，此时存储器赋值为“0”。当相变层处于非晶状态时，PCRAM的电阻较高，此时存储器赋值为“1”。因此，PCRAM是利用当相变层处于结晶状态或非晶状态时的电阻差异来写入/读取数据的非易失性存储器。

图1所示为现有的相变存储器的结构，包括底部电极11、顶部电极12，以及底部电极11与顶部电极12之间的相变层13。其中，相变层13的晶态转变过程需要加热，该加热一般是使用底部电极11对相变层13进行加热，而顶部电极12仅起到互连作用。底部电极11对相变层13的加热效果好坏将直接影响相变存储器的读写速率。为了获得良好的加热效果，相变存储器一方面采用较大的驱动电流，例如，写操作的电流要达到1mA左右，然而，驱动电流并不能无限制地上升，大的驱动电流会造成外围驱动电路以及逻辑器件的小尺寸化较难实现。由于采用上述大的驱动电流方法具有上述缺陷，现有技术中相变存储器目前采用较长的底部电极11以提供好的加热效果。然而，该长的底部电极11形成在深的沟槽的侧壁上，在选择性去除该沟槽底部的导电层时，由于干法刻蚀对下层材料的刻蚀选择比较差，为保证最终被刻蚀区域的尺寸符合要求，这会造成沟槽开口处的关键尺寸大于目标刻蚀区域的关键尺寸（CD pull back）问题，进而引起对位于沟槽侧壁的底部电极的损伤，不利于电连接。

针对上述问题，本发明提供一种新的相变存储器底部接触结构、其制作方法，以改善上述问题。

发明内容

本发明解决的问题是提出一种新的相变存储器底部接触结构、其制作方法，以改善现有的相变存储器的底部接触结构出现沟槽开口处的关键尺寸大于目标刻蚀区域的关键尺寸问题。

为解决上述问题，本发明提供一种相变存储器底部接触结构的制作方法，包括：

提供半导体衬底，所述半导体衬底上至少形成有包埋在第一介电层中的导电插塞；

在所述导电插塞、及第一介电层上至少形成第二介电层；

利用光刻、刻蚀在所述第二介电层内形成暴露部分所述导电插塞的沟槽；

在所述第二介电层、沟槽内依次淀积导电层、第三介电层；

在所述第三介电层上形成第一底部抗反射层，所述第一底部抗反射层充满所述沟槽；

利用光刻工艺在所述沟槽外定义出垂直沟槽的条状区域，所述条状区域对应所述导电插塞，刻蚀去除该条状区域之外区域的部分高度的所述第一底部抗反射层，所述部分高度至少使得所述沟槽内剩余的所述第一底部抗反射层的高度不低于沟槽外的第三介电层的高度；

利用各向同性干法刻蚀工艺在所述条状区域表面及剩余高度的第一底部抗反射层上形成刻蚀副产物层；

利用各向异性干法刻蚀工艺去除条状区域侧壁之外区域的所述刻蚀副产物层；

依次去除所述条状区域之外区域的剩余高度的所述第一底部抗反射层、所述第三介电层及所述导电层；

在所述沟槽内填充第四介电层，并CMP去除沟槽外的第四介电层及导电层。

可选地，所述半导体衬底上还形成有有源区，所述有源区与所述导电插塞电连接。

可选地，所述第一介电层、第二介电层、第三介电层与第四介电层的材质均相同。

可选地，利用光刻工艺在所述沟槽外定义出垂直沟槽的条状区域前，所述第一底部抗反射层上还形成有第五介电层。

可选地，所述第五介电层的材质为低温氧化物。

可选地，利用光刻工艺在所述沟槽外定义出垂直沟槽的条状区域前，所述第一底部抗反射层上自下而上还形成有第五介电层、第二底部抗反射层。

可选地，利用各向同性干法刻蚀工艺在所述条状区域表面及剩余高度的第一底部抗反射层上形成刻蚀副产物层是通过在干法刻蚀过程中不施加偏压实现的。