[发明专利]高击穿电压P型LDMOS器件及制造方法

说明书

技术领域

本发明涉及半导体制造领域，具体是一种高击穿电压P型LDMOS器件，本发明还涉及所述高击穿电压P型LDMOS器件的制造方法。

背景技术

高压P型LDMOS（以下简称为PLDMOS）的传统结构在漏扩展区为P型漂移区（P-drift），其下会有深N型阱（Deep N Well,DNW）注入，以作为隔离用途，将P型漂移区与衬底隔离。器件的击穿电压（BV：Breakdown Voltage）主要受限于由垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压。

图1所示为传统的高压器件PLDMOS的结构剖面图。器件元胞区外围环绕包围一隔离环结构23，元胞区位于整个第一N型深阱22中，所述N型深阱22结深大于第二N型阱24和P型漂移区25，以将两者包住，第一N型深阱22的左右边界都位于浅槽隔离结构26之下；第二N型阱24中有重掺杂N型区27和源区28，一浅槽隔离结构26将重掺杂N型区27和源区28隔离开，P型漂移区25位于第二N型阱24的右侧，漏区29的下方，其包含漏扩展区。器件的击穿电压（BV）主要受限于由垂直方向的PN P结构的穿通电压和水平方向的PN结构的击穿电压。

图2为传统的PLDMOS击穿（BV）时的电势线（Electric Potential distribution）和碰撞电离（Impact Ionization）分布图。器件漏扩展区P型阱（P-drift）的结深和浓度设计需要考虑到垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压这两个失效机理，图中电势线P型漂移区中的白色实线a与其下方的第一条虚线b之间所夹区域为耗尽区，显然这段区域在垂直方向上越大越好，越大意味着耗尽区越大，在电势图上表现为白色实线a与其下方第一条虚线b的垂直方向的距离大小。但是垂直方向上的穿通电压和水平方向上的击穿电压很难同时的达到优化（图中两粗箭头所示方向，椭圆虚线框区域c显示器件BV，垂直方向没有达到优化）。因此，该PLDMOS器件击穿电压（BV）受限，仅为89V。

发明内容

本发明所要解决的技术问题是提供一种高击穿电压P型LDMOS器件，其将传统P型漂移区分成两个部分，一部分为浅P型区（本发明称为SPZ：Shallow PZone），另一部分仍为传统的P型漂移区，以优化PLDMOS的击穿电压和比导通电阻。

本发明所要解决的另一个技术问题是提供所述高击穿电压P型LDMOS器件的制造方法。

为解决上述问题，本发明提供一种高击穿电压P型LDMOS器件，其是在P型硅衬底上具有元胞区及环绕包围在元胞区外围构成的隔离环结构，所述元胞区内含有一第一N型阱；在所述第一N型阱中，还具有第二N型阱、P型区及P型漂移区，第一N型阱深度均大于第二N型阱、P型区及P型漂移区以将其包含容纳，第二N型阱、P型区及P型漂移区在第一N型阱中从左至右互相抵靠依次排布，所述第一N型阱的左右边界都位于浅槽隔离结构之下；所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，所述重掺杂N型区将第二N型阱引出；一P型区，位于第二N阱及所述P型漂移区之间，其左侧边界与第二N阱右边界抵靠，右侧边界与P型漂移区左侧边界抵靠，且P型区与P型漂移区交界面位于一浅槽隔离结构之下，所述P型区的结深低于P型漂移区的结深；一P型漂移区，包含住漏区，漏区左侧为P型区与P型漂移区交界面上方的浅槽隔离结构，漏区右侧为另一浅槽隔离结构，P型漂移区的右边界即位于所述浅槽隔离结构之下；P型漂移区右边界外侧与第一N型阱的右边界内侧之间的区域还具有保护环结构，所述的保护环结构，是在P型漂移区右边界上方的浅槽隔离结构与第一N型阱右边界上方的浅槽隔离结构之间的区域注入形成重掺杂N型区形成；栅氧化层，淀积在源区与漏区之间的硅片表面上，其左侧端面与源区右侧界面重叠，栅氧化层右端包含在P型区之内，其右端面不超过P型区的右边界的上方，栅氧化层上方淀积多晶硅栅极。

进一步地，所述的P型区的的掺杂浓度范围是1x10¹⁶～1x10¹⁷atoms/cm³，结深范围是1～1.5μm。

另外，本发明提供所述高击穿电压P型LDMOS器件的制造方法，其包含如下的工艺步骤：

步骤1，在漏区靠近第二N型阱的区域，进行一次P型杂质的注入。

步骤2，采用推进工艺，形成P型区。