[发明专利]半导体存储装置及字线译码布线方法

说明书

技术领域

本发明涉及半导体存储领域，具体涉及一种半导体存储装置及字线译码布线方法。

背景技术

在当今的芯片中，内存经常需要消耗大量的芯片面积，并且，内存也是经常成为限制芯片在较低运行电压和较高速度上运行的一个瓶颈。例如，静态随机存取存储器（static random access memory，SRAM）经常占据较大的金属布线资源，在布局布线(P&R)设计中，容易产生严重的金属层布线拥塞的问题。

对于SRAM而言，设计的重点是字线（word line，WL），而不是时钟。如果字线的寄生电阻电容（RC）过大，会造成字线的信号不是理想的方波，而有很大的斜率，斜率和走线的长度成平方关系，这样，就会显著影响目标频率和Vcc_min。早期地，每进行一次代线升级，字线上的RC就会增加两倍多，而从40nm（纳米）开始，则会增加到4-10倍。因此需要尽量减少寄生RC延迟，从而提高字线的质量。

业界SRAM的物理实现最通常采用单边驱动方式（single-driven方式），即地址译码及驱动逻辑被布置在整个存储阵列的一侧，字线自译码输出贯穿整个存储单元阵列。在进入65nm以下工艺后，存储阵列字线自身的RC延迟已严重影响SRAM性能及良率。由于RC延迟与走线长度成平方关系，电路设计中需要通过将长距离走线的字线分割成较短字线来改善字线斜率及延迟。

现有技术中经常考虑采用中间驱动（center-driven）的方式缩短字线的长度，例如，可将整个存储阵列划分成两个较小的存储阵列，在两个存储阵列的中间进行布线。但是，这种中间驱动的方式，中间的走线非常密集，布线设计复杂，并且不能充分利用共同的控制逻辑和芯片面积。现有技术的另一种实现中，如图1所示，采用一种全局驱动(global-driven)方式,其以中间驱动方式为基础。在SRAM100中，在上金属层（如M5层）完成字线的译码布线，包括通过预译码器110的预译码和通过终译码器120的终译码，然后在M5层下面的金属层（如M3层）与存储阵列141和存储阵列142连接。虽然全局性驱动方式解决了上述中间驱动方式的一些问题，但是，上金属层的布线变得非常拥挤，而且，由于电源和接地信号也位于上金属层，所以需要进行字线的屏蔽。

在上述过程中，发明人发现现有技术中至少存在如下问题：

为改善字线信号质量而导致布线拥塞。

发明内容

针对现有技术的不足，本发明提供了一种半导体存储装置及字线译码布线方法，能够在缩短走线长度的基础上，实现简单布线，从而节约了芯片面积，减小了寄生RC。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明提供了一种半导体存储装置，包括：

存储阵列，所述存储阵列划分为多个较小的存储阵列；

预译码器，用于接收行地址并进行所述行地址的第一次译码，所述预译码器在第一金属层与所述第一次译码输出的行地址线连接；

终译码器，用于接收经第一次译码的行地址并进行所述行地址的第二次译码，所述终译码器位于所述多个较小的存储阵列之间，所述终译码器在所述第一金属层下方的第二金属层经字线与所述存储阵列连接，所述字线为所述第二次译码输出的行地址线。

优选的，经所述预译码器第一次译码的行地址为独热码。

优选的，所述预译码器为多个。

优选的，所述终译码器为多个，所述多个终译码器通过所述字线驱动对应的所述多个较小的存储阵列。

本发明提供了一种字线译码布线方法，所述字线用于驱动半导体装置的存储阵列，所述存储阵列划分为多个较小的存储阵列，所述半导体存储装置包括第一金属层和所述第一金属层的下方的第二金属层，所述方法包括：

接收行地址并在所述第一金属层对第一次译码的行地址进行布线；

接收所述第一次译码的行地址并在所述第二金属层对第二次译码的行地址进行布线。

优选的，经所述第一次译码的行地址为独热码。

优选的，多个预译码器进行所述第一次译码。

优选的，所述半导体存储装置为多端口半导体存储器。

优选的，多个终译码器进行所述行地址的第二次译码，所述多个译码器通过所述字线驱动对应所述的多个较小的存储阵列。

本发明实施例提供的半导体存储装置及字线译码布线方法，将预译码和终译码的布线分别在不同的金属层实现，布线较为简单，同时，节约了走线长度，减少寄生RC。另外，由于预译码的地址可为独热码，预译码后的地址线不需要进行遮蔽处理。