[发明专利]三维非易失性存储器件及其制造方法

说明书

相关申请的交叉应用

本申请要求2011年5月24日提交的韩国专利申请No.10-2011-0049020的优先权，其全部内容通过引用的方式合并在本文中。

技术领域

本发明的示例性实施例涉及一种半导体器件及其制造方法，尤其涉及一种具有三维(3D)结构的非易失性存储器件及其制造方法。

背景技术

即使在电力中断时，非易失性存储器件也可保持所储存的数据。在硅衬底上将存储器单元制造成单层形式的2维(2D)结构的存储器件在提高集成度方面存在限制。因此提出了将存储器单元自硅衬底垂直层叠的3D非易失性存储器件。

下文将参照相关附图来描述现有的具有3D结构的非易失性存储器件的结构及其特点。

图1A和1B是现有的U形沟道型非易失性存储器件的布局图。

如图所示，现有的U形沟道型非易失性存储器件包括沿第一方向I-I'平行延伸的多个漏极侧字线D_WL和多个源极侧字线S_WL。所述多个漏极侧字线D_WL和所述多个源极侧字线S_WL交替布置。

所述多个漏极侧字线D_WL和所述多个源极侧字线S_WL以层叠形式布置。将形成于同一水平处的多个漏极侧字线D_WL互连，并且也将形成于同一水平处的多个源极侧字线S_WL互连。

非易失性存储器件还包括处在源极侧字线S_WL上沿着第一方向I-I'平行延伸的多个源极线SL。

非易失性存储器件还包括布置在第一方向I-I'和第二方向Ⅱ-Ⅱ'上的多个存储串S0至S3以及在第二方向Ⅱ-Ⅱ'上平行布置的多个位线BL。将布置在第二方向Ⅱ-Ⅱ'上的存储串S0至S3耦接到同一位线BL0。在附图中，以符号表示漏极接触插塞，并且以符号○表示源极接触插塞。

图2是说明现有的具有3D结构的非易失性存储器件的结构的立体图。出于说明的目的，图2中未示出层间电介质层。

如图所示，现有的U形沟道型非易失性存储器件包括布置在第一方向I-I'和与所述第一方向I-I'交叉的第二方向Ⅱ-Ⅱ'上的多个U形沟道CH。每个U形沟道CH包括第一沟道CH1和与所述第一沟道CH1耦接的一对第二沟道CH2。

非易失性存储器件还包括沿U形沟道CH层叠的多个存储器单元MC。在U形沟道CH的两端设置漏极选择晶体管DST和源极选择晶体管SST。布置在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC形成一个存储串S1或S0。非易失性存储器件还包括与漏极选择晶体管DST的沟道耦接的位线BL0和与源极选择晶体管SST的沟道耦接的源极线SL。

每个存储器单元MC包括第二沟道CH2、隧道绝缘层(未示出)、电荷陷阱层(未示出)和包围第二沟道CH2的电荷阻挡层(未示出)以及字线D_WL0、D_WL1、S_WL0或S_WL1。漏极选择晶体管DST包括第二沟道CH2、包围第二沟道CH2的栅绝缘层(未示出)、以及漏极选择线DSL0或DSL1。源极选择晶体管SST包括第二沟道CH2、包围第二沟道CH2的栅绝缘层(未示出)、以及源极选择线SSL0或SSL1。

图3A是说明现有的具有3D结构的非易失性存储器件的单元阵列的一部分。图3A的单元阵列示出包括在一个存储串列中且与图1A和图1B的位线BL0耦接的存储串S0至S3的单元阵列。

如图所示，存储串S0至S3与同一位线BL0耦接。存储串S0至S3包括分别驱动存储串S0至S3的漏极选择线DSL0至DSL3和源极选择线SSL0至SSL3。

在此结构中，必须将形成在同一水平处且形成为共享源极侧字线或漏极侧字线的存储器单元作为不同的页面来驱动，因为它们耦接到相同的位线BL0。当驱动源极侧字线WL14时，通过控制漏极选择线DSL0至DSL3和源极选择线SSL0至SSL3，将存储器单元分别作为四个页面page_n至page_n+3来驱动。

图3B是说明现有的具有3D结构的非易失性存储器件的页面的数目的图。图3B的页面的数目示出图3A所示的单元阵列的页面的数目。

例如，在一个存储串中具有作为多级单元(MLC)进行驱动的32个存储器单元的器件中，将四个存储串中所包括的存储器单元作为总计256(4*32*2)个页面来驱动。

现有的具有3D结构的非易失性存储器件具有下列特点。

第一，难以封装。页面的尺寸(更具体地说，一个页面中所包括的存储器单元的数目)增大。在现有结构中，芯片的X轴必须大大增加以增大页面的尺寸。因此，不能实施标准封装尺寸。