[发明专利]一种形成双应力层氮化硅薄膜的方法

说明书

技术领域

本发明涉及微电子领域，尤其涉及一种形成双应力层氮化硅薄膜的方法。

背景技术

随着集成电路特征线宽缩小到90nm以下，人们逐渐引入了高应力氮化硅技术来提高载流子的电迁移率。一种常用的方法就是应力记忆技术（Stress Memorization Technique， SMT）。实施该技术的常用方法是在NMOS上覆盖一层具有较高拉应力的氮化硅薄膜，随后对其进行快速热退火工艺（RTA）,使应力“记忆”于NMOS的沟道中，从而提高NMOS的载流子迁移率。

由于高拉应力氮化硅薄膜对PMOS的载流子迁移率有一定的阻碍作用，一般需要将覆盖于PMOS表面的高拉应力氮化硅薄膜去除，而为了能够去除的彻底，通常需要在沉积高拉应力氮化硅薄膜之前，预先沉积一层二氧化硅缓冲层。该层薄膜一般采用PECVD方法沉积，具有一定的压应力，范围在100－300MPa之间。虽然该二氧化硅缓冲层厚度较薄，应力也较低，但是由于其离栅极最近，对于应力记忆的效果也会产生一定的负面影响。

因此，需要对该方法进行改善，尽可能的去除这该层薄膜对NMOS不利的影响。

发明内容

针对上述存在的问题，本发明的目的是提供一种形成双应力层氮化硅薄膜的方法。该方法，优化了工艺，减小成本，同时能够改善器件性能。

本发明的目的是通过下述技术方案实现的：

一种形成双应力层氮化硅薄膜的方法，其中，包括下列步骤：

提供一种具有NMOS晶体管和PMOS晶体管的半导体衬底；

在所述半导体衬底上沉积一层第一氮化硅层；

在所述第一氮化硅层的表面沉积一层第二氮化硅层，所述第二氮化硅层为掺杂有杂质元素的氮化硅层，所述第一氮化硅层和所述第二氮化硅层组成高拉应力的氮化硅薄膜；

蚀刻所述PMOS晶体管表面，去除所述PMOS管表面的第一氮化硅层和第二氮化硅层；

对所述半导体衬底进行快速热退火工艺；

对所述NMOS晶体管进行刻蚀，去除NMOS晶体管表面的第一氮化硅层和第二氮化硅层。

上述的形成双应力层氮化硅薄膜的方法，其中，所述氮化硅薄膜的厚度为100-800 ?。

上述的形成双应力层氮化硅薄膜的方法，其中，所述氮化硅薄膜的应力范围为500-2000MPa。

上述的形成双应力层氮化硅薄膜的方法，其中，所述第二氮化硅层的厚度为10-100 ?。 

上述的形成双应力层氮化硅薄膜的方法，其中，所述第二氮化硅层中的掺杂的杂质元素为F元素、B元素或P元素。

与已有技术相比，本发明的有益效果在于：

将高拉应力氮化硅薄膜的沉积分为两部分，其中第二部分在沉积过程中掺入一定的杂质，具有掺杂层的高应力氮化硅层可以替代二氧化硅缓冲层，从而不需要额外的沉积步骤，优化了工艺，减小成本，同时能够改善器件性能。

附图说明

图1a-图1f是本发明的一种形成双应力层氮化硅薄膜的方法的工艺步骤分解状态示意图。

图2是本发明的一种形成双应力层氮化硅薄膜的方法流程示意图。

具体实施方式

下面结合原理图和具体操作实施例对本发明作进一步说明。

本发明的一种形成双应力层氮化硅薄膜的方法，如图2所示，具体包括以下步骤：

S1：提供一种具有NMOS晶体管11和PMOS晶体管12的半导体衬底1,完成效果如图1a所示；

S2：在半导体衬底1上沉积一层第一氮化硅层2，完成效果如图1b所示；

S3：在第一氮化硅层2的表面沉积一层第二氮化硅层3，完成效果如图1c所示，其中，该第二氮化硅层3为掺杂有杂质元素的氮化硅层，该第一氮化硅层2和第二氮化硅层3组成高拉应力的氮化硅薄膜4，完成效果如图1c所示。

实施中，第二氮化硅层3可以是掺杂有F元素、B元素或P元素的氮化硅层。该第二氮化硅层3的厚度10-100 ?。

另外，由第一氮化硅层2和第二氮化层3形成的高拉应力的氮化硅薄膜4的厚度为100-800 ?，其拉应力范围为500-2000MPa。

S4：在半导体衬底1的表面涂覆一层光刻胶5，蚀刻PMOS晶体管12表面，去除PMOS管12表面的第一氮化硅层2和第二氮化硅层3，完成后效果如图1d所示；

S5：参看图1e所示，去除残留在NMOS晶体管表面的光刻胶5，并对所述半导体衬底1进行快速热退火处理工艺6。在该步骤中，通过热退火处理工艺，在NMOS晶体管2中产生拉应力记忆效果，提高了电子迁移率。