[发明专利]一种形成半导体通孔的方法

说明书

技术领域

本发明涉及半导体集成电路的制造领域，尤其涉及一种形成半导体通孔的方法。

背景技术

在现今的半导体工艺中，一个集成电路（integrated circuit，简称IC）往往包括了上百万个电子器件，而随着工艺的发展以及不断提升的应用要求，集成电路正在向微细化、多层化、平坦化和薄型化发展，尤其在超大规模的集成电路中，仅仅几毫米见方的硅片上往往集成了上万甚至百万个晶体管。

在超大规模集成电路中，其主要器件是金属-氧化物-半导体场效应晶体管（metal oxide semiconductor field effect transistor，简称MOS晶体管）。自从MOS晶体管被发明应用以来，其几何尺寸一直在不断缩小，目前其特征尺寸已进入22nm范围。在此尺寸下，各种实际的和基本的限制及技术挑战开始出现，如3D硅通孔封装技术，其透过以垂直导通来整合晶圆堆栈的方式，以达到芯片间的电气互连，该技术让元件整合的方式进入到利用穿孔信道的区域数组式互连(Area-array-like Interconnects)的新阶段，让不同的芯片或晶圆能够堆栈在一起，实现更快的速度、更少的噪声和更强的功能，这将促使电子产品能实现创新性的应用。

而随着器件尺寸的进一步缩小，其制造工艺要求也经受着重大挑战。其中，在MOS晶体管器件和电路制备中，随着器件尺寸缩小，如何在衬底上形成更小的通孔以进行各个电路以及各层电路之间的连接不断冲击着现有半导体制备技术。

在常规技术中，人们一直以来都是采用紫外（UV）曝光机光刻将图案转移到硬掩膜上，然后通过对硬掩膜的刻蚀来得到一定内径的通孔。但是随着器件尺寸的缩小，常规紫外曝光机已无法满足现在极小直径的通孔的硬掩膜图像的精确要求，直接进行光刻和一步刻蚀来得到所需要内径的通孔越来越困难，而能满足工艺需求的极紫外（EUV）曝光机价格却又及其昂贵，大大增加了半导体制备工艺的投入，造成制造商生产成本的不断增加。

采用原子层沉积工艺（Atomic layer deposition，简称ALD）形成新增的硬掩膜层也能满足工艺需求，但其成本非常高且生产能力则相对很低，而且原子层沉积工艺为非常新的技术，需要购置新的机台，进一步的增加了生产成本。

发明内容

本发明公开了一种形成半导体通孔的方法，其中，包括以下步骤： 

步骤S1：在一硅衬底的上表面上制备一与通孔对应的图形化硬掩膜，量测通孔对应位置图形化硬掩膜上的关键尺寸；若所述关键尺寸大于工艺需求关键尺寸，则进行步骤S2；若所述关键尺寸小于于工艺需求关键尺寸，则进行步骤S4；若所述关键尺寸等于工艺需求关键尺寸，则进行步骤S5；

步骤S2：沉积硬掩膜薄膜保型覆盖所述底层图形化硬掩膜；

步骤S3：量测通孔对应位置硬掩膜上的关键尺寸；若所述关键尺寸大于工艺需求，则重复步骤S2；若所述关键尺寸小于工艺需求的关键尺寸，则进行步骤S4；若所述关键尺寸等于工艺需求的关键尺寸，则进行步骤S5；

步骤S4：采用刻蚀工艺刻蚀去除多余的硬掩膜，使得通孔图形的关键尺寸等于工艺需求的关键尺寸；

步骤S5：以具有符合工艺需求关键尺寸通孔图形的硬掩膜为掩膜，刻蚀硅衬底，形成通孔后，去除剩余的硬掩膜。

上述的形成半导体通孔的方法，其中，采用化学沉积工艺进行所述步骤S2中硬掩膜薄膜的沉积。

上述的形成半导体通孔的方法，其中，采用SiCoNi刻蚀工艺进行所述步骤S4中的刻蚀。

上述的形成半导体通孔的方法，其中，采用干法刻蚀工艺进行步骤S5中通孔的刻蚀。

上述的形成半导体通孔的方法，其中，采用湿法刻蚀工艺去除所述步骤S5中剩余的硬掩膜。

上述的形成半导体通孔的方法，其中，形成的所述通孔的直径为1-100nm。

上述的形成半导体通孔的方法，其中，所述通孔的深度为1-1000nm。

综上所述，由于采用了上述技术方案，本发明提出一种形成半导体通孔的方法，通过量测对比硬掩膜上对应通孔位置的关键尺寸与工艺需求的关键尺寸大小，并根据该量测结果采用保型沉积硬掩膜或刻蚀工艺来调整硬掩膜上对应通孔位置的关键尺寸，以使其符合工艺需求，不仅降低了工艺成本，还提高了生产能力。

附图说明

图1是本发明形成半导体通孔的方法流程示意图；

图2-6是本发明形成半导体通孔的方法的流程结构示意图。

具体实施方式