[发明专利]检查芯片设计中输入输出元件是否有连线错误的装置和方法

说明书

技术领域

本发明有关于芯片设计，尤其是指一种检查芯片设计中输入输出元件是否有连线错误的装置和方法。

背景技术

在芯片设计中，为了确定芯片设计的输入输出元件(I/O cell,I/O pad)是否有连接错误的情形，通常会使用静态时序分析（Static Timing Analysis，STA）或是利用模拟软件来动态模拟分析芯片整体设计的性能，而若是产生不合理的时序报告时，设计者会逐一分析相关的时序路径（timing path）以找出问题发生的原因，但如此一来会耗费许多的时间进行模拟或查找时序路径以及分析时序分析报告，而且可能会有遗漏。

发明内容

因此，本发明的目的之一在于提供一种检查芯片设计中输入输出元件是否有连线错误的方法，其可以迅速地回报芯片设计中哪些输入输出元件的哪些接点有连接错误的情形，以解决上述的问题。

依据本发明一实施例，一种检查一芯片设计中输入输出元件是否有连线错误的装置，其中该芯片设计包含有多个输入输出元件及多个电路区块，该检查模块，依据一输入输出元件的一属性所对应的一检查项目来检查该输入输出元件与一区块元件的连线，以产生一检查结果，该判断模块，依据该检查结果来判断该输入输出元件是否有连线错误。。

依据本发明另一实施例，揭露一种检查一芯片设计中输入输出元件是否有连线错误的方法，其中该芯片设计包含有多个输入输出元件及多个电路区块，该方法包含：执行一程序以进行一输入输出元件的属性所对应的一检查项目来检查该输入输出元件与一区块元件的连线，以产生一检查结果；以及依据该检查结果来判断该多个输入输出元件是否有连线错误的情形。

附图说明

图1A为依据本发明一实施例的的示意图。

图1B为一芯片设计的示意图。

图2为依据本发明一实施例的检查一芯片设计中输入输出元件是否有连线错误的方法的流程图。

图3为进行元件名称检查的示意图。

图4为进行接点名称检查的示意图。

其中，附图标记说明如下：

100                                电脑主机

110                                处理器

112                                检查模块

114                                判断模块

120                                储存装置

122                                程序

124                                预设数据库

150                                芯片设计

160                                数字电路区块

170                                模拟电路区块

180~190                            连接线

200~204                            步骤

310、320、410、420、P1~P4          输入输出元件

330                                区块元件

A1、A2、D1、D2                     区块

具体实施方式