[发明专利]门式电压控制振荡器与时钟脉冲数据回复电路

说明书

技术领域

本发明涉及时钟脉冲数据回复电路，尤其涉及门式电压控制振荡器。

背景技术

时钟脉冲与数据回复(Clock and Data Recovery，CDR)电路是用来从输入数据中提取出与输入数据的相位同步的时钟脉冲(Clock)，并根据相位同步信息进行数据再生。

图1a所示为现有技术中时钟脉冲与数据回复电路10的示意图，时钟脉冲与数据回复电路10包括边缘检测电路(Edge Detector)110、门式电压控制振荡器(Gated Voltage Controlled Oscillator，GVCO)120以及D型正反器(DFlip-Flop，DFF)130。边缘检测电路110包括延迟器112、异或门(Exclusive Or Gate，XOR)114以及反相器116。边缘检测电路110接收输入数据DI并根据输入数据DI产生与输入数据DI的上升相位或下降相位同步的门控信号(Gating Signal)GS。门式电压控制振荡器120根据门控信号GS执行即时相位重对准(instantaneous phase realignment)，振荡出对应输入数据DI的时钟脉冲CLK。D型正反器130自门式电压控制振荡器120接收时钟脉冲CLK并根据时钟脉冲CLK自输入数据DI中回复数据以输出回复数据DO。

图1b所示为图1a的时钟脉冲与数据回复电路10的一个例子的波形时序图。其中波形1为输入数据DI的波形，波形2为图1a的延迟器112将输入数据DI延迟T/2时间后的输出波形。波形3为图1a的异或门114的输出波形，波形3的脉冲(Pulse)对应输入数据DI的上升边缘或下降边缘。波形4为门控信号GS的波形，其为波形3的反向。波形5为图1a的门式电压控制振荡器120的输出波形，也就是时钟脉冲CLK的波形。

图1c所示为图1a的门式电压控制振荡器120的示意图。传统上门式电压控制振荡器120包括与非门(NAND Gate)122以及反相器124-1～124-n，与非门122一输入端接收门控信号GS，另一输入端耦接至门式电压控制振荡器120的输出端，与非门122的输出端耦接至串联连接的反相器124-1～124-n，串联连接的反相器124-1～124-n形成一延迟单元。图1d所示为图1c的与非门122的一个例子的电路图。从图1d所示的电路可以得知当与非门122操作时会有不对称的情形发生。

除此之外，以与非门来实现门式电压控制振荡器容易造成输出的时钟脉冲有不必要的抖动，而为了解决时钟脉冲有不必要的抖动，通常会提高与非门的频宽，但一般的CMOS工艺中频宽有所极限，且提高频宽便需要提高操作电流并增大电路面积。

发明内容

有鉴于此，为了克服现有技术的缺陷，本发明通过多路复用器(multiplexer)取代传统门式电压控制振荡器的与非门。

本发明一实施例提供一种门式电压控制振荡器，接收一门控信号，并根据该门控信号输出具有与该门控信号相对应的频率的一振荡信号，包括：一延迟单元，具有第一端与第二端；以及一多路复用器，其具有第一输入端、第二输入端、选择信号端以及输出端，其中该第一输入端与该选择信号端耦接至该门控信号，该第二输入端耦接至该延迟单元的该第一端，该输出端输出该振荡信号并耦接至该延迟单元的该第二端，该延迟单元延迟该振荡信号并输出至该第二输入端，且该多路复用器根据该门控信号选择输出该第一输入端或该第二输入端的信号。

本发明另一实施例提供一种时钟脉冲数据回复电路，接收一输入数据，并根据与该输入数据的相位同步的一时钟脉冲以及该输入数据输出一回复数据，包括：一边缘检测电路，接收该输入数据并输出一门控信号；一门式电压控制振荡器，接收该门控信号并输出该时钟脉冲，包括：一延迟单元，具有第一端与第二端；以及一多路复用器，其具有第一输入端、第二输入端、选择信号端以及输出端，其中该第一输入端与该选择信号端耦接至该门控信号，该第二输入端耦接至该延迟单元的该第一端，该输出端输出该时钟脉冲并耦接至该延迟单元的该第二端，该延迟单元延迟该振荡信号并输出至该第二输入端，且该多路复用器根据该门控信号选择输出该第一输入端或该第二输入端的信号；以及一D型正反器，接收该输入数据与该时钟脉冲并输出该回复数据。

本发明揭示了以多路复用器实现的门式电压控制振荡器以及包括此门式电压控制振荡器的时钟脉冲数据回复电路，除此之外，本发明的门式电压控制振荡器的电路相较于现有技术中以与非门实现的门式电压控制振荡器具有更佳的对称性。

附图说明