[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种能有效降低栅极侧墙寄生电容的半导体器件及其制造方法。

背景技术

通常认为MOS FET中至少存在两种寄生电容——pn结电容和覆盖电容，前者是源漏区与衬底之间形成的寄生pn结电容，后者是栅极与源漏之间因为局部覆盖而形成的寄生电容，这两种电容均是沿垂直衬底表面分布，并严重影响了器件的电学性能。随着器件尺寸持续缩减以及精细加工能力提高，覆盖电容逐渐因为对于覆盖区域面积的控制而有效缩减。衬底的pn结电容则采用例如SOI等衬底隔离技术而有效控制。

但是，栅极与源漏区特别是源漏区上金属硅化物接触之间还存在着平行于衬底表面分布的寄生电容——栅极侧墙电容。随着器件尺寸缩减带来的侧墙厚度减薄，该侧墙电容逐渐增大，直至超越前两种寄生电容而成为制约器件性能的重要参数。侧墙电容取决于工艺条件实现的侧墙几何形状以及形成侧墙的材料。传统上，栅极侧墙由介电常数较大的氮化硅制成，提供了良好的绝缘隔离，但是由此带来了较大的侧墙电容。

为此，亟需改进上述栅极侧墙从而降低栅极侧墙寄生电容，有效提高器件性能。

发明内容

由上所述，本发明的目的在于提供一种能降低栅极侧墙寄生电容、有效提高器件性能的半导体器件及其制造方法。

为此，本发明提供了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括至少一个由空气填充的栅极侧墙空隙。

其中，栅极侧墙结构包括由氮化硅、氮氧化硅制成的第一和第三栅极侧墙，以及夹设在第一和第三栅极侧墙之间的至少一个由空气填充的栅极侧墙空隙。

其中，源漏区包括轻掺杂的源漏延伸区以及重掺杂源漏区。

其中，源漏区上具有金属硅化物。

其中，栅极堆叠结构包括栅极绝缘层、功函数调节金属层以及电阻调节金属层。

本发明还提供了一种半导体器件制造方法，包括步骤：在衬底上形成伪栅极堆叠结构；在伪栅极堆叠结构两侧的衬底上形成栅极侧墙结构，在伪栅极堆叠结构两侧的衬底中形成源漏区，其中栅极侧墙结构包括第一栅极侧墙、第二栅极侧墙、第三栅极侧墙；刻蚀去除伪栅极堆叠结构，留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构；刻蚀去除栅极侧墙结构中的第二栅极侧墙，在栅极侧墙结构中形成至少一个由空气填充的栅极侧墙空隙。

其中，第二栅极侧墙包括碳基材料。

其中，碳基材料包括非晶碳薄膜、氢化非晶碳薄膜。

其中，形成栅极侧墙结构和源漏区的步骤进一步包括：在伪栅极堆叠结构两侧的衬底上形成第一栅极侧墙；以第一栅极侧墙为掩膜，执行第一源漏离子注入，在伪栅极堆叠结构两侧的衬底中形成轻掺杂的源漏延伸区；在第一栅极侧墙上形成第二栅极侧墙；在第二栅极侧墙上形成第三栅极侧墙；以第三栅极侧墙为掩膜，执行第二源漏离子注入，形成重掺杂源漏区。

其中，在形成源漏区之后、刻蚀去除伪栅极堆叠结构之前，进一步包括步骤：在源漏区上形成金属硅化物。

其中，采用氧等离子体刻蚀去除第二栅极侧墙。

其中，形成栅极堆叠结构的步骤进一步包括：在栅极沟槽中的栅极绝缘层上沉积功函数调节金属层；在功函数调节金属层上沉积电阻调节金属层。

依照本发明的半导体器件及其制造方法，采用碳基材料形成牺牲侧墙，刻蚀去除牺牲侧墙之后形成了空气隙，有效降低了侧墙的整体介电常数，因而降低了栅极侧墙寄生电容，提高了器件性能。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1至图15为依照本发明的半导体器件制造方法的各个步骤的剖面示意图。

具体实施方式

以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效降低侧墙寄生电容的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。

图1至图15为依照本发明的半导体器件制造方法的各个步骤的剖面示意图。