[发明专利]内存控制器读选通使能微调寄存器的最小单元计算方法

说明书

技术领域

本发明涉及计算机的内存控制器领域，尤其是DDR3内存控制器读选通使能微调寄存器的最小单元计算方法。

背景技术

在双倍数据速率2（DDR2）中，内存模组上，时钟信号（Clock）、地址信号、命令信号和控制信号采用T型走线方式。印制电路板PCB设计中，数据组与数据组之间严格等长。在读操作中，内存控制器发出读命令之后，会同时到达内存通道上的每个内存芯片；各个内存芯片收到读命令，间隔相同时间之后发出数据选通信号，最终各个内存芯片发出的数据选通信号会同时到达内存控制器。这样，内存控制器就可以将各个数据组的读选通使能时机配置成相同值。因此在DDR2的内存控制器的寄存器设计中，通常只有一个读选通使能粗调寄存器，而没有读选通使能微调寄存器，并且统一配置所有数据组。

在双倍数据速率3（DDR3）中，内存模组上，时钟信号、地址信号、命令信号和控制信号采用飞越总线（Fly-By Bus）走线方式。这种走线方式设计，在读操作中，内存控制器发出读命令之后，同一个内存通道上每个内存芯片接收到读命令的时间点可能都不一样。飞越总线走线先经过的内存芯片最先接收到读命令，该内存芯片会最先发出数据；同理，经过的最后一个内存芯片最后收到读命令，该内存芯片会最后发出数据。也就是说，读操作中同一个通道上的各个数据组对应的内存芯片，发出的数据可能分别会在不同的时间点达到内存控制器。因此内存控制器必须单独给每个数据组设置读选通使能寄存器，DDR3的读选通使能寄存器通常由读选通使能粗调寄存器和读选通使能微调寄存器共同组成。

在DDR3中，内存控制器对单个数据组的读选通使能寄存器的配置，是由对读选通使能粗调寄存器进行粗调，然后对读选通使能微调寄存器进行微调来共同完成的。粗调通常步幅较大，读选通使能粗调寄存器的最小单元（T_G0），通常为1/2个时钟周期或者1/4个时钟周期；微调通常步幅较小，读选通使能微调寄存器的最小单元（T_F0），通常为1/64个时钟周期或者1/128个时钟周期。内存控制器寄存器设计中，读选通使能微调寄存器能设置的最大值通常等于读选通使能粗调寄存器的最小单元值。这样，读选通使能寄存器的值可以任意配置。

内存控制器对单个数据组的读选通使能寄存器的配置，业内通行的做法是，将读选通使能寄存器的值由一个很大的值，以每次减小读选通使能微调寄存器的最小单元（T_F0）的步幅，逐一减小做试验，一直试验到很小的值。以该数据组写进去的值读出来正确为判定条件，统计满足条件的读选通使能寄存器最大值及最小值，将最大值和最小值的算术平均值作为该数据组读选通使能寄存器最终值。但在某些DDR3内存控制器中，读选通使能粗调寄存器的最小单元（T_G0）是已知的，但是读选通使能微调寄存器的最小单元（T_F0）是未知的，即内存控制器相关文档中并未说明读选通使能微调寄存器的最小单元（T_F0）的具体大小，仅仅说明该最小单元是个固定时间长度值并与时钟周期无关，这使得读选通使能时机的配置成为困难。 

发明内容

为了解决上述问题，针对读选通使能微调寄存器的最小单元未知的DDR3内存控制器，本发明提供了一种内存控制器读选通使能微调寄存器的最小单元计算方法，以完成对读选通使能寄存器的配置。本发明利用的原理是内存控制器发出读命令推迟的时间，等于相应内存控制器读选通使能的最晚时机推迟的时间。

本发明方法主要包括如下步骤：

（1）从通道内随机选择一个数据组，用来试验；

（2）将读选通使能粗调寄存器设置为（CL+1）* T_CK，其中CL为列选通延时，T_CK为时钟周期；

（3）将该数据组所在的内存芯片所使用的时钟信号的延时寄存器设置为0，时钟信号的延时寄存器最小单元值为T_C0；

（4）计算时钟信号的延时值设置为0时，读选通使能微调寄存器可配置的最大值0_MAX，此时读选通使能寄存器最大值为（CL+1）* T_CK +0_MAX* T_F0，其中T_F0为读选通使能微调寄存器的最小单元；

（5）将该数据组所在的内存芯片所使用的时钟信号的延时寄存器设置为N；