[发明专利]一种基于FPGA的AES加解密网络通讯装置及其实现方法

说明书

技术领域

本发明涉及互联网网络通讯技术和电子电路技术，尤其涉及一种基于FPGA的AES加解密网络通讯装置及其实现方法。

背景技术

现今数据在网络传输过程中容易被别人窃取，因此网络数据传输的安全隐患很大，为了解决这一问题，应对在网络传输的数据进行加密。而在加密技术领域中，最受广泛应用的加密算法是77年美国颁布的国家标准DES算法，但是相比于传统的DES算法或3DES算法，AES算法在速度和安全性方面均具有明显的优势。另外现今通常利用软件程序从而实现对数据进行加密，但是其时延大和处理速度慢。

发明内容

为了解决上述技术问题，本发明的目的是提供一种数据处理速度快以及逻辑结构简单的基于FPGA的AES加解密网络通讯装置。

本发明的目的是提供一种数据处理效率高以及易于实现的基于FPGA的AES加解密网络通讯实现方法。

本发明所采用的技术方案是：一种基于FPGA的AES加解密网络通讯装置，包括

MCU单元，用于对由网口传来的网络数据包进行接收后控制接收的网络数据包进行分组以及将网络数据组进行转发；

AES加解密单元，用于对网络数据组进行接收后对网络数据组插入用于记录地址以及记录轮数的数据标签，根据插入的数据标签对网络数据组进行轮内路由控制以及并行对网络数据组进行AES加解密后将结果返回到MCU单元进行AES加解密网络数据包输出。

进一步，所述MCU单元与AES加解密单元之间设有用于对网络数据组进行缓冲以及再次分组的缓冲调度单元。

进一步，所述AES加解密单元包括复合域优化Sbox查表和复用加解密Sbox乘法求逆模块以及

AES控制模块，用于对网络数据组进行接收后对网络数据组插入用于记录地址以及记录轮数的数据标签，将插入数据标签的网络数据组发送到AES加解密模块，并且通过控制信号控制AES加解密模块对网络数据组进行加解密的功能选择以及控制与加解密过程中相对应的不同数据通路的连通与关闭；

AES加解密模块，用于对插入数据标签的网络数据组进行接收，采用复合域优化Sbox查表和复用加解密Sbox乘法求逆模块并根据插入的数据标签对网络数据组进行轮内路由控制以及并行对网络数据组进行AES加解密后将结果通过AES控制模块返回到MCU单元进行AES加解密网络数据包输出。

进一步，所述缓冲调度单元采用乒乓操作对网络数据组进行缓冲调度以及再次分组。

进一步，所述缓冲调度单元包括输入数据选择控制模块、第一数据缓冲模块、第二数据缓冲模块以及输出数据选择控制模块，输入数据选择控制模块通过切换控制第一数据缓冲模块和第二数据缓冲模块的输入端，从而将由MCU单元传来的网络数据组进行再次分组以及缓冲存储在第一数据缓冲模块或第二数据缓冲模块，同时输出数据选择控制模块通过切换控制第一数据缓冲模块和第二数据缓冲模块的输出端，从而从第一数据缓冲模块或第二数据缓冲模块取出网络数据组后转发到AES加解密单元。

本发明所采用的另一技术方案是：一种基于FPGA的AES加解密网络通讯实现方法，该方法的步骤包括：

A、MCU单元对由网口传来的网络数据包进行接收后控制接收的网络数据包进行分组以及将网络数据组进行转发；

C、AES加解密单元对网络数据组进行接收后对网络数据组插入用于记录地址以及记录轮数的数据标签，根据插入的数据标签对网络数据组进行轮内路由控制以及并行对网络数据组进行AES加解密后将结果返回到MCU单元进行AES加解密网络数据包输出。

进一步，所述步骤A与步骤C之间包括步骤B，所述步骤B为，缓冲调度单元对由MCU单元传来的网络数据组进行缓冲以及再次分组后将网络数据组转发到AES加解密单元。

进一步，所述步骤A包括：

A1、MCU单元实现ARP应答后对网络数据包进行接收；

A2、判断接收的网络数据包的大小，根据判断结果控制网络数据包进行分组以及将网络数据组进行转发。

进一步，所述步骤C具体为，

AES加解密单元对网络数据组进行接收后对网络数据组插入用于记录地址以及记录轮数的数据标签，通过控制信号控制对网络数据组进行加解密的功能选择以及控制与加解密过程中相对应的不同数据通路的连通与关闭，同时采用复合域优化Sbox查表和复用加解密Sbox乘法求逆模块并根据插入的数据标签对网络数据组进行轮内路由控制以及并行对网络数据组进行AES加解密后将结果返回到MCU单元进行AES加解密网络数据包输出。