[发明专利]一种应力记忆技术的CMOS器件制作方法

说明书

技术领域

本发明涉及一种半导体制造方法，特别涉及一种应力记忆技术的CMOS器件制作方法。

背景技术

随着半导体制造技术的进步，应力记忆技术(Stress Memorization Technique，SMT)能够有效提高互补型金属氧化物半导体场效应管(Complementary Metal-Oxide Semiconductor Field Effect Transistor，CMOS)的性能。通过向CMOS的导电沟道引入局部单向应力，达到提升CMOS的导电沟道内载流子迁移率的目的，从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长，最终提高CMOS器件性能。实验证明，对不同类型的导电沟道而言，如果针对组成CMOS的电子增强型金属氧化物半导体场效应管(NMOS)和空穴增强型金属氧化物半导体场效应管(PMOS)分别设计局部单向拉应力(tensile stress)或压应力(compressive stress)。目前SMT技术仅应用于NMOS，通过引入局部单向拉伸型应变的拉应力提高电子的迁移率，能够有效提高NMOS的性能。

实验表明，如果在NMOS的栅极105上方生长具有拉应力的氮化硅层或氧化硅层，经过尖峰退火(spike anneal)或者激光退火(laser anneal)步骤后，所述氮化硅层或氧化硅层能够对栅极施加更大的拉应力，从而进一步提高NMOS的性能。

为了提高半导体集成电路(IC)的性能，实现高速低功耗工作，作为IC重要组成元件的金属氧化物半导体场效应管(MOS)器件的特征尺寸迅速缩小，对应的栅氧化层厚度越来越薄。随着MOS器件尺寸的缩小和栅氧化层的减薄，作用在栅氧化层中的电场强度极大增加，MOS器件的可靠性控制变得日益重要。尤其是负偏压温度不稳定性(negative bias temperature instability，NBTI)效应越来越明显。NBTI主要是由硅/氧化层(Si/SiO₂)界面陷阱电荷和氧化层电荷的变化而引起的。在栅极的硅/氧化层界面中存在着一些Si的悬挂键，如Si≡Si·和Si₂O≡Si·，一般认为在工艺工程上，H会和硅的悬挂键结合形成SiH键，称为氢钝化。但是在器件工作中会在栅极上形成一个高电场，此时Si-H键就容易被打断，形成H，H+或H₂，反应过程如式(1)和(2)所示：

Si₃≡SiH→Si+HO            (1)

Si₃≡SiH+H+→Si₃≡Si·+H₂  (2)

这样硅的悬挂键就会吸引一个电荷，成为带正电性的界面陷阱电荷(Interface trapped charge)。这样形成的不稳定状态我们称做界面态，是一种可逆的电化学反应，受栅极上的偏置电压增加和温度升高的影响显着。对于目前采用深亚微米乃至超深亚微米工艺的MOS器件，NBTI的可靠性分析已经成为高性能设计和高可靠性应用中的重要环节。研究结果表明，当栅氧化层的厚度小于3.5纳米(nm)时，NBTI效应变得不可忽视。由于半导体工艺条件的限制，过去MOS器件尺寸较大，NBTI效应的影响不是很明显。随着MOS器件特征尺寸进入到深亚微米，其沟道长度和栅氧化层厚度的不断地减小，MOS器件的NBTI效应导致的器件退化变得越来越严重，逐渐成为影响深亚微米器件可靠性的主要因素之一。尤其是采用低电压供电和氮化栅介质层的情况下，NBTI效应已经成为MOS器件的一种很重要的失效机理。

下面结合附图分别介绍两种采用SMT的CMOS器件制造方法。

结合图2～图6的现有技术SMT制作CMOS器件的剖面示意图，详细说明如图1所示的现有技术中SMT的CMOS制作方法，具体步骤如下。

步骤101，图2为现有技术SMT制作CMOS器件的工艺流程步骤101的剖面结构示意图，晶片器件面沉积阻挡层1001；

如图2所示，首先提供具有p型(或n型)硅衬底的晶片(wafer)，所述硅衬底中已经制作完成STI 101、P阱102和N阱103，在P阱102和N阱103区域的硅衬底100表面各自具有由栅极电介质层104和栅极105组成的层叠栅极106，包围层叠栅极106的侧墙107，以及位于层叠栅极106的两侧的硅衬底中具有源极和漏极(图中未画出)，栅极电介质层下方的硅衬底100中形成导电沟道，P阱102中形成n型导电沟道，N阱103中形成p型导电沟道。