[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，因此半导体器件制造过程中对工艺控制的要求较高。

其中栅极工艺技术对MOS FET(金属氧化物半导体场效应晶体管)性能影响极大。通过栅极SiO₂绝缘层薄膜化，可以使MOS器件日益走向高性能化；但是，不断的薄膜化，正在逐步接近栅极绝缘层厚度的极限。因为SiO2薄膜厚度达到2nm时，栅极漏电流已不容忽视。今后，能够抑制栅极漏电流的高介电常数值(高k)栅极绝缘薄膜将是必不可少的。虽然高k值膜是必要的，但是它很难同已有的多晶硅栅极组合起来应用。这是由于可使阈值电压变高的“费米能级弯曲”(Fermi Level Peening)现象所引起的，特别是这种现象在P型MOS器件里更为显著。为了解决这一问题，可以不用多晶硅栅极，而是采用金属材料的金属栅极和高k值绝缘膜组合应用。但是，金属栅极的技术壁垒很高，在开发的初级阶段里，金属栅极的制膜和蚀刻都很困难。关于高k值膜的制膜工艺，一般来说，包括(a)形成界面层；(b)制作高k值膜；(c)氧化或氮化处理；(d)高温退火处理，共4道工序。

但是此工艺过程中有一个很重要的问题是金属栅极制作困难，所以需要替代栅工艺，而目前替代栅工艺使用多晶硅制作伪栅，栅极线边缘粗糙，使得栅极长度变化较大，尤其是当栅长降低到20nm的时候，其变化尤为显著。所以，急需找出一个解决方案，能够降低栅极长度的变化。

发明内容

为了解决上述问题，本发明提供了一种半导体结构的制造方法以及根据该方法获得的结构，采用单晶半导体材料作为伪栅极，降低了栅极两侧表面的粗糙度，同时还可以节省器件面积。

根据本发明的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤：

a)提供第一半导体材料的单晶衬底；

b)在衬底表面外延生长第二半导体材料的单晶外延层；

c)形成贯穿外延层进入衬底中一定深度的填充有沟槽绝缘物质的浅沟槽隔离结构；

d)图形化所述浅沟槽隔离结构中的沟槽绝缘物质以及所述外延层形成伪栅极；

e)在伪栅极周围形成侧墙，所述侧墙的材料不同于所述沟槽绝缘物质以及所述第二半导体材料；

f)形成覆盖整个半导体结构的层间介质层；

g)除去所述层间介质层的一部分以暴露所述伪栅；

h)去除所述伪栅极，形成栅极凹陷；

i)在所述栅极凹陷中形成栅介质层以及栅电极层。

根据本发明的另一个方面，还提供了一种半导体结构，包括衬底；形成于衬底之上的栅堆叠，包括高k栅介质层和金属栅极；形成于栅堆叠两侧的源漏区；浅沟槽隔离结构，进入衬底中一定深度，将衬底表面分成至少一个有源区，其中栅堆叠在宽度方向上的末端与相应的浅沟槽隔离结构的边缘齐平。

与现有技术相比，采用本发明提供的技术方案具有如下优点；

1.采用外延生长SiGe作为伪栅极降低了栅极两侧表面的粗糙度；

2.因为栅层制作在浅沟槽隔离结构之前，所以浅沟槽隔离结构阶高对器件平坦化影响较小

3.因为栅极在宽度方向的末端与浅沟槽隔离结构边缘齐平，所以节省了器件区面积。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为根据本发明的半导体结构制造方法的流程图；

图2为在衬底表面外延生长第二半导体材料的单晶外延层后的剖面示意图；

图3为生长衬垫层并沉积氮化硅后的剖面示意图；

图4为刻蚀形成贯穿外延层进入衬底中一定深度的沟槽后的剖面示意图；

图5为在沟槽内填充氧化物后的剖面示意图；

图6为去除氮化硅和衬垫层后的俯视示意图；

图7为图6所示结构沿剖线AA’的剖面示意图；

图8为光刻形成光刻胶栅极图形后的俯视示意图；

图9为图8示结构沿剖线AA’的剖面示意图；

图10为形成伪栅极后的俯视示意图；

图11和图12分别为图10示结构沿剖线AA’和沿剖线BB’的剖面示意图；

图13为形成侧墙后的剖面示意图；