[发明专利]一种减少处理器寄存器文件的写端口数目的方法

说明书

技术领域

本发明属于计算机技术领域，涉及一种减少处理器寄存器文件的写端口数目的方法。

背景技术

一条指令的运行可以分成四个阶段：取指，译码，执行，回写。因此，处理器的组成可以分成四个单元模块：取指单元模块，译码单元模块，执行单元模块，回写单元模块。如图1所示。

由于现代的处理器设计均采用了流水线技术，使得上述的那四个单元模块，均能在每个时钟周期内处理至少一条指令。

在实际运行中，不同的指令在执行阶段所需要的时钟周期是不同的。例如，对于某处理器来说，其整形乘法的执行需要4个时钟周期，而其浮点乘法的执行需要5个时钟周期。在下文中，指令在执行阶段所需要的时钟周期数，称为指令执行的latency。比如，上述的整形乘法指令的latency是4，浮点乘法指令的latency是5。

在处理器设计的时候，通常会实现多个执行单元，每个执行单元负责执行那些latency一样的指令。如图2所示。例如，整形乘法由专门的整形算术执行单元负责，浮点乘法由专门的浮点算术执行单元负责。对于不同的处理器，其执行单元的数目可以是不一样的。

由于存在多个执行单元，这会带来一个新的问题：在某些情况下，不同latency的指令，会在同一时刻回写到寄存器文件里，如图3所示。这对寄存器文件的设计提出了多个写端口的需求。但是，出于低成本、低功耗的考虑，我们的设计不想采用多个写端口的寄存器文件，而是采用单个写端口的寄存器文件，因此，如何解决多条指令同时回写的问题，正是本发明所要解决的问题所在。

发明内容

本发明的目的在于克服上述技术缺陷，提供一种减少处理器寄存器文件的写端口数目的方法，该方法使得寄存器文件只需要1个写端口，就能够支持不同latency的多条指令的流水线执行，从而有效减少处理器的功耗和电路面积。

其技术方案为：

一种减少处理器寄存器文件的写端口数目的方法，增加一个调度器模块，用于接收来自于译码模块的信息，对指令发射进行调度；译码模块增加功能，为每条指令提供额外的信息，所述信息被发送到调度器。

所述调度器在发射指令到执行单元之前，会判断指令序列是否会在将来发生同时回写，若发生，将通过适当的指令调度来避免多条指令同时回写的情况发生，从而可以采用单个写端口的寄存器文件，来减低处理器整体的功耗和电路面积。

所述译码模块在进行指令译码的时候，把指令的latency数值，转换成独热码；

译码模块把所述的从指令latency数值转换出的独热码，发送给调度器；

调度器接受到指令latency数值的独热码，把它和调度器内部的记分板做逻辑与的运算。

与现有技术相比，本发明的有益效果为：

本发明方法是采用单个写端口的寄存器文件，因此，解决了多条指令同时回写的问题，具有低成本、低功耗的优点。

附图说明

图1单个执行单元的处理器组成示意图；

图2多个执行单元的处理器组成示意图；

图3latency不同的多条指令的同时回写示意图；

图4举例说明调度器的算法过程图；

图5经过调度后的指令序列。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细地说明。

本发明方法需要给译码模块增加功能，该功能为每条指令提供额外的信息，这些信息将会被发送到调度器。

本发明方法需要增加一个调度器模块，该模块接收来自于译码模块的信息，对指令发射进行调度。

译码模块在进行指令译码的时候，把指令的latency数值，转换成独热码。例如：某指令的latency数值是5，转换成独热码是2′b10000；某指令的latency数值是3，转换成独热码是2′b00100。

译码模块把上述的从指令latency数值转换出的独热码，发送给调度器。

调度器接受到指令latency数值的独热码，把它和调度器内部的记分板做逻辑与的运算。

该过程的伪代码如下：

t＝(req&scoreboard)&req；

can_launch＝t？1：0；

scoreboard＝(scoreboard＞＞1)|t；

该过程的举例说明如下，如图4所示。