[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年8月10日提交的韩国专利申请No.10-2011-0079565的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体器件制造方法，具体而言，涉及一种包括具有大的高宽比的开放区域的半导体器件及其制造方法。

背景技术

随着半导体器件变得高度集成，用于形成具有大的高宽比的开放区域的工艺，诸如用于形成储存节点孔或金属接触插塞例如MIC的工艺，可能是困难的。

图1A至1C是说明用于形成半导体器件的开放区域的示例性现有方法的剖面图。图2A和2B是说明现有技术的特征的剖面图。

参照图1A，在已形成有结构的衬底11之上顺序地形成模层(mold layer)12和硬掩模图案13。

参照图1B，通过利用硬掩模图案13作为刻蚀阻挡层将模层12刻蚀到暴露出衬底11为止来形成储存节点接触孔15。当执行用于形成储存节点接触孔15的刻蚀工艺时，一执行刻蚀工艺就将聚合物层14沉积在每个储存节点接触孔15的侧壁上以形成垂直侧壁轮廓。

参照图1C，执行清洁工艺以去除在形成储存节点接触孔15时产生的聚合物层14。

在具有大的高宽比的开放区域中形成垂直侧壁轮廓，诸如在图1C所示的储存节点接触孔15中形成垂直侧壁轮廓时，在现有技术中可能会产生问题。为了在每个具有大的高宽比的开放区域中形成垂直侧壁轮廓，执行用于形成储存节点接触孔15的刻蚀工艺，使得一执行刻蚀工艺就将聚合物层14沉积在每个储存节点接触孔15的侧壁上。

然而，因为储存节点接触孔15形成得较为深入模层12，因此将聚合物层14沉积在每个开放区域的较深部分的侧壁上会因刻蚀负载现象(etch loading phenomenon)变得困难。因此，在每个储存节点接触孔15的下部产生弓形轮廓(bowing profile)(参照图2A的附图标记“A”)。为了防止刻蚀负载现象，刻蚀工艺可以增加聚合物层的沉积厚度。然而，若将刻蚀工艺执行成随着储存节点接触孔15增加聚合物层14的沉积厚度，则可能降低刻蚀速率或储存节点接触孔15可能无法暴露出衬底11(参照图2B的附图标记“B”)。随着储存节点接触孔15的深度增加和/或线宽减小，上述问题更加明显。

发明内容

本发明的实施例涉及一种半导体器件及其制造方法，所述半导体器件可以在用于形成具有大的高宽比的开放区域的工艺期间防止未开放问题以及弓形轮廓的产生。

根据本发明的一个实施例，一种半导体器件包括：第一材料层，所述第一材料层形成在衬底之上；开放区域，所述开放区域形成在所述第一材料层中，暴露出所述第一材料层；第二材料层，所述第二材料层是通过对所述第一材料层执行表面处理而在所述开放区域的侧壁上形成的；以及导电层，所述导电层形成在所述开放区域内部。

根据本发明的另一个实施例，一种制造半导体器件的方法，包括以下步骤：在衬底之上形成第一材料层；在所述第一材料层之上形成硬掩模图案；利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案；通过表面处理在所述第一图案的表面上形成第二材料层；利用所述硬掩模图案作为刻蚀阻挡层并将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案；以及在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。

根据本发明的另一个实施例，一种制造半导体器件的方法，包括以下步骤：在衬底之上形成第一材料层；在所述第一材料层之上形成硬掩模图案；利用所述硬掩模图案作为刻蚀阻挡层并刻蚀所述第一材料层的一部分来形成第一图案，并同时在所述第一图案的侧壁上形成第一聚合物层；去除所述第一聚合物层；通过表面处理在所述第一图案的表面上形成第二材料层；利用所述硬掩模图案作为刻蚀阻挡层并将在所述第一图案之下的所述第一材料层刻蚀到暴露出所述衬底为止来形成第二图案，并同时在所述第一图案和所述第二图案的侧壁上形成第二聚合物层；以及在由所述第一图案和所述第二图案形成的开放区域内部形成导电层。

附图说明

图1A至1C是说明用于形成半导体器件的开放区域的现有方法的剖面图。

图2A和2B是说明现有技术的工艺的示例性结果的剖面图。

图3A至3F是说明根据本发明一个实施例的用于形成半导体器件的开放区域的方法的剖面图。

具体实施方式