[发明专利]半导体装置

说明书

本申请是申请日为2009年3月11日、发明名称为“半导体装置”的申请号为200910118762.0专利申请的分案申请。

相关申请的交叉参考

本申请包含与2008年3月12日向日本专利局提交的日本在先专利申请JP 2008-063006相关的主题，在此将该在先专利申请的全部内容并入本文作为参考。

技术领域

本发明涉及半导体装置，在该半导体装置上例如集成有鳍式场效应晶体管(fin field effect transistor)。

背景技术

由场效应晶体管(下文称作FET)的尺寸日益减小而造成的栅极长度减小会导致短沟道效应。这种效应即使在没有任何源极漏极沟道(source-to-drain channel)的情况下，也会引起漏极电流流动。为了抑制这种效应，提出了鳍型FET(下文称作FinFET)。这种FinFET已经被含有记忆的逻辑学主要地研究和开发(例如参照日本专利特开公报No.2006-310847)。

下面参照图21A～图22C来说明迄今已经提出的FinFET的结构。图21A～21C是图示了单输入栅极成对晶体管的示例的图。图22A～22C是图示了双输入栅极成对晶体管的示例的图。

如图21A所示，在各个(鳍式)活性层510(1)～510(6)的一端上形成有源极扩散层520，在各个(鳍式)活性层510(1)～510(6)的另一端上形成有漏极扩散层530。活性层510(1)～510(6)从半导体基板上突出。FinFET(1)～FinFET(6)由在源极扩散层520与漏极扩散层530之间形成的栅极电极550形成。

于是，漏极区域Drain_1由活性层510(1)～510(3)的漏极扩散层530形成，并且漏极区域Drain_2由活性层510(4)～510(6)的漏极扩散层530形成。活性层510(1)～510(6)的源极扩散层520被共源极区域S连接在一起。栅极电极550还与共栅极接触器540连接。

图21C的等效电路图中所示的晶体管500-1由FinFET(1)～FinFET(3)形成，并且晶体管500-2由FinFET(4)～FinFET(6)形成。

图21C所示的具有共源极和共栅极且并联连接的成对晶体管500-1和500-2被称为单输入栅极成对晶体管。

图21B图示了图21A所示的FinFET(1)～FinFET(3)和FinFET(4)～FinFET(6)被配置为关于共源极区域S在垂直方向上彼此相对的示例。

另一方面，图22A图示了双输入栅极成对晶体管的示例。在这些成对晶体管中，FinFET(1)～FinFET(3)通过栅极电极550-1与栅极接触器540-1连接，并且FinFET(4)～FinFET(6)通过栅极电极550-2与栅极接触器540-2连接。

图22B图示了FinFET(1)～FinFET(3)和FinFET(4)～FinFET(6)被配置为关于共源极区域S在垂直方向上彼此相对的示例。

图22C图示了上述示例的等效电路图。

图21A和22A所示的示例的缺点在于，晶体管之间的间距宽度(pitch width)很长。晶体管之间的最短可能间距宽度是提供晶体管之间良好匹配的最佳方法。然而，这种方法包含要使间距宽度减小的技术困难。

在图21B和图22B所示的示例中，源极扩散层520为各晶体管共用。为此，电流以彼此相反的方向流过在两个晶体管的活性层510中形成的沟道。结果，由该过程产生的影响会对晶体管造成不利的影响(例如，离子注入的阴影效果)，从而导致晶体管之间的不良匹配。

发明内容

期望提供一种半导体装置，该半导体装置能提供集成的鳍式场效应晶体管之间窄的间距宽度和极好的匹配。

本发明第一实施例的半导体装置包括第一晶体管和第二晶体管。所述第一晶体管和所述第二晶体管各由多个鳍式晶体管形成。所述第一晶体管和所述第二晶体管被并联连接从而在电气方面共用源极。所述多个鳍式晶体管各自包括鳍式活性层。所述鳍式活性层从半导体基板上突出。在所述鳍式活性层的一端上形成有用作所述源极的源极层且在所述鳍式活性层的另一端上形成有漏极层，从而形成沟道区域。所述鳍式活性层被配置为平行地彼此相邻。所述漏极层被布置为使电流在所述第一晶体管与所述第二晶体管中以相反的方向流过所述多个鳍式晶体管。

栅极电极应优选隔着绝缘膜而被形成在所述漏极层与所述源极层之间的各个所述鳍式活性层上。各个所述鳍式活性层上的所述栅极电极应优选被连接在一起。